CN106601680B - 一种半导体器件及其制备方法、电子装置 - Google Patents

一种半导体器件及其制备方法、电子装置 Download PDF

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Abstract

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成若干相互间隔的鳍片以及覆盖所述鳍片底部的隔离材料层，其中，所述鳍片的表面形成有衬垫层；步骤S2：在所述隔离材料层以及露出的所述衬垫层上依次形成第一蚀刻停止层和第二蚀刻停止层；步骤S3：对所述隔离材料层上的水平方向上的所述第二蚀刻停止层和所述第一蚀刻停止层进行离子注入，以改变所述隔离材料层上的所述第一蚀刻停止层和所述第二蚀刻停止层的蚀刻速率；步骤S4：去除所述衬垫层上的所述第二蚀刻停止层；步骤S5：去除露出的所述第一蚀刻停止层和所述衬垫层，同时去除剩余的所述第二蚀刻停止层。

Description

一种半导体器件及其制备方法、电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于高器件密度、高性能和低成本的需求，半导体工业已经进步到纳米技术工艺节点，半导体器件的制备受到各种物理极限的限制。
随着CMOS器件尺寸的不断缩小，短沟道效应成为影响器件性能的一个关键因素，相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。
在FinFET器件制备过程中通常先蚀刻形成鳍片并在鳍片(通常上窄下宽)上形成虚拟栅极介电层，然后沉积隔离材料层并回蚀刻，以形成目标高度的鳍片，在后续的制备过程中在去除虚拟栅极介电层的过程中通过会蚀刻去除部分所述隔离材料层，从而使所述鳍片底部尺度减小，从而使沟道停止离子注入更多的扩散至沟道中，降低了器件的性能。
此外，在所述FinFET器件制备过程中，鳍片底部的宽度越大器件的短沟道效应越小，所述鳍片底部尺度减小，短沟道效应越严重，因此在器件制备过程中如何防止隔离材料层的损失，对于增强FinFET器件的良率和性能具有重要的作用。
因此目前所述方法存在上述诸多弊端，需要对所述方法进行改进，以便消除所述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了克服目前存在问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成若干相互间隔的鳍片以及覆盖所述鳍片底部的隔离材料层，其中，所述鳍片的表面形成有衬垫层；
步骤S2：在所述隔离材料层以及露出的所述衬垫层上依次形成第一蚀刻停止层和第二蚀刻停止层，以覆盖所述隔离材料层和所述衬垫层；
步骤S3：对所述隔离材料层上的水平方向上的所述第二蚀刻停止层和所述第一蚀刻停止层进行离子注入，以使所述隔离材料层上的所述第一蚀刻停止层和所述第二蚀刻停止层的蚀刻速率与所述衬垫层上的所述第一蚀刻停止层和所述第二蚀刻停止层的蚀刻速率不同；
步骤S4：去除所述衬垫层上的所述第二蚀刻停止层，以露出所述第一蚀刻停止层；
步骤S5：去除露出的所述第一蚀刻停止层和所述衬垫层，以露出所述鳍片，同时去除剩余的所述第二蚀刻停止层，以露出所述隔离材料层上的所述第一蚀刻停止层。
可选地，在所述步骤S3中，对所述第二蚀刻停止层和所述第一蚀刻停止层进行硅离子注入，以改变水平方向上的所述第一蚀刻停止层和所述第二蚀刻停止层的蚀刻速率。
可选地，以竖直方向对所述第二蚀刻停止层和所述第一蚀刻停止层进行离子注入，所述离子注入方向的倾斜角度为0。
可选地，所述第一蚀刻停止层选用氮化物。
可选地，所述第二蚀刻停止层选用氧化物。
可选地，所述步骤S1包括：
步骤S11：提供所述半导体衬底，在所述半导体衬底上形成垫氧化物层，其中，所述半导体衬底包括NMOS区域和PMOS区域；
步骤S12：在所述NMOS区域中执行第一类型离子注入，以形成P阱，在所述PMOS区域中执行第二类型离子注入，以形成N阱；
步骤S13：在所述半导体衬底上形成图案化的掩膜层并以所述掩膜层为掩膜蚀刻所述半导体衬底，以分别在所述NMOS区域和所述PMOS区域形成所述鳍片。
可选地，所述步骤S1还包括：
步骤S14：在所述鳍片的表面形成所述衬垫层，以覆盖所述鳍片；
步骤S15：沉积隔离材料层，以覆盖所述衬垫层；
步骤S16：回蚀刻所述隔离材料层，以露出部分所述鳍片侧壁上的所述衬垫层。
可选地，所述步骤S1还包括：
步骤S17：对所述隔离材料层覆盖的所述鳍片进行沟道停止离子注入；
步骤S18：去除所述鳍片上的所述掩膜层并进行退火。
本发明还提供了一种如上述的方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中在蚀刻所述隔离材料层形成目标高度的鳍片之后，在所述鳍片以及所述隔离材料层上形成第一蚀刻停止层和第二蚀刻停止层，并对第一蚀刻停止层和第二蚀刻停止层进行垂直的离子注入，以改变水平方向上的所述第一蚀刻停止层和第二蚀刻停止层的蚀刻速率，使其与竖直方向上的所述第一蚀刻停止层和第二蚀刻停止层的蚀刻速率不同，最后去除竖直方向上所述鳍片侧壁上的所述第一蚀刻停止层和第二蚀刻停止层，保留水平方向上的所述第一蚀刻停止层和第二蚀刻停止层，以保护所述隔离材料层，最后去除所述鳍片上的所述衬垫层或者虚拟栅极介电层，在该过程中第一蚀刻停止层和第二蚀刻停止层保护所述隔离材料层不受损坏。
本发明通过所述方法避免了在制备过程中蚀刻去除部分所述隔离材料层，从而使所述鳍片底部尺度减小，降低了器件的性能的问题，进一步提高了半导体器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1l为本发明中所述半导体器件的制备过程示意图；
图2为制备本发明所述半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
实施例一
下面结合附图对本发明所述半导体器件以及制备方法做进一步的说明，其中，图1a-1l为本发明中所述半导体器件的制备过程示意图；图2为制备本发明所述半导体器件的工艺流程图。
提供半导体衬底101并执行离子注入，以形成阱。
在该步骤中所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
如图1a所示，其中所述半导体衬底101包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
可选地，所述方法还可以包括在所述半导体衬底101上形成垫氧化物层(Padoxide)，其中所述垫氧化物层(Pad oxide)的形成方法可以通过沉积的方法形成，例如化学气相沉积、原子层沉积等方法，还可以通过热氧化所述半导体衬底的表面形成，在此不再赘述。
进一步，在该步骤中还可以进一步包含执行离子注入的步骤，以在所述半导体衬底中形成阱，可选地，在NMOS区域中执行第一类型离子注入，例如B，以形成P阱，在PMOS区域中执行第二类型离子注入，例如P，以形成N阱。
其中注入的离子种类以及注入方法可以为本领域中常用的方法，在此不一一赘述。
接着，在半导体衬底101上形成硬掩膜层103，然后图案化所述半导体衬底，以在所述半导体衬底上形成NMOS和PMOS的鳍片。
具体地，如图1b所示，其中，可选地，在所述半导体衬底和所述硬掩膜层之间还可以形成无定形硅，所述无定形硅作为所述硬掩膜层的缓冲层，所述无定形硅可以解决在隔离材料层回蚀刻过程中硬掩膜层SiN脱落的问题。
此外，无定型硅可以作为所述硬掩膜层的缓冲层，可以解决所述衬底Si晶格与SiN的失配和缺失问题；所述无定形硅缓冲层在后续的步骤中继续存在，和后续工艺兼容。
其中，所述硬掩膜层选用SiN。
然后，蚀刻所述无定形硅层、硬掩膜层和所述半导体衬底101，以形成多个鳍片102，在该步骤中部分蚀刻所述半导体衬底。
具体地，如图1b所示，其中所述鳍片的宽度全部相同，或者鳍片分为具有不同宽度的多个鳍片组。
具体的形成方法包括：在半导体衬底上形成光刻胶层(图中未示出)，形成所述光刻胶层可以采用本领域技术人员所熟习的各种适宜的工艺，图案化所述光刻胶层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，然后以所述光刻胶层为掩膜蚀刻所述无定形硅层、硬掩膜层和所述半导体衬底101，以形成多个具有鳍片102。
可选地，还可以在所述鳍片上形成衬垫氧化物层，以覆盖半导体衬底的表面、鳍片结构的侧壁以及所述硬掩膜层的侧壁和顶部。
具体地，在一个实施例中，采用现场蒸汽生成工艺(ISSG)形成衬垫氧化物层。
接着，沉积隔离材料层104，以覆盖所述鳍片。
具体地，如图1c所示，沉积隔离材料层，以完全填充鳍片结构之间的间隙。在一个实施例中，隔离材料层的材料可以选择氧化物，例如HARP。
在一个实施例中，采用具有可流动性的化学气相沉积工艺(FCVD)形成隔离材料层104。
其中所述具有可流动性的化学气相沉积工艺选用较高的温度，在沉积的过程中同时完成退火步骤，其中所述退火温度为1000-1050℃，退火时间为10-20s，以使所述磷材料层中的磷充分的扩散，以实现阈值电压离子注入的目的，进而调节鳍片的阈值电压。
在沉积所述隔离材料层104之后还进一步包括平坦化步骤，平坦化所述隔离材料层104至所述鳍片的顶部，如图1d所示。
接着，回蚀刻所述隔离材料层，至所述鳍片的目标高度，如图1e所示。
具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。
可选地，例如在该步骤中选用SiCoNi制程回蚀刻所述隔离材料层，其中，所述SiCoNi制程的各种参数可以选用常规参数。
接着，对所述隔离材料层进行沟道停止离子注入。
具体地，如图1e所示，在该步骤中实施沟道停止注入，以形成所述穿通停止层，控制位于鳍片结构底部的源/漏穿通。
所述沟道停止注入的注入离子可以选用本领域中常用的离子，并不局限于某一种。
可选地，在执行所述沟道停止离子注入之后，还进一步包括执行退火的步骤。
可选地，在执行所述沟道停止离子注入之后，还进一步包括去除所述鳍片上的所述硬掩膜层，如图1f所示。
接着，在所述隔离材料层以及露出的所述衬垫层上依次形成第一蚀刻停止层105和第二蚀刻停止层106以覆盖所述隔离材料层以及露出的所述衬垫层。
具体地，如图1g所示，首先在所述隔离材料层以及露出的所述衬垫层上形成第一蚀刻停止层105，其中，所述第一蚀刻停止层选用氮化物，例如可以选用SiN。
然后，在所述第一蚀刻停止层上形成第二蚀刻停止层106，如图1h所示其中，所述第二蚀刻停止层106选用氧化物，例如可以选用SiO2，但并不局限于所述材料，如图1h所示。
接着，对水平方向上的所述隔离材料层上的所述第一蚀刻停止层105和所述第二蚀刻停止层106进行离子注入，以使所述隔离材料层上的所述第一蚀刻停止层105和所述第二蚀刻停止层106的蚀刻速率与所述衬垫层上的所述第一蚀刻停止层105和所述第二蚀刻停止层106的蚀刻速率不同。
具体地，如图1i所示，在该步骤中以竖直的方向对水平方向上的所述隔离材料层上的所述第一蚀刻停止层105和所述第二蚀刻停止层106进行离子注入，以使所述隔离材料层上的所述第一蚀刻停止层105和所述第二蚀刻停止层106的蚀刻速率与所述衬垫层上的所述第一蚀刻停止层105和所述第二蚀刻停止层106的蚀刻速率不同。
可选地，所述离子注入的倾斜角度为0。
可选地，对所述第一蚀刻停止层105和所述第二蚀刻停止层106进行硅离子注入，以改变水平方向上的所述第一蚀刻停止层105和所述第二蚀刻停止层106的蚀刻速率，在蚀刻去除所述鳍片侧壁上的所述第一蚀刻停止层105和所述第二蚀刻停止层106的时候，保留水平方向上所述隔离材料层上的所述第一蚀刻停止层105和所述第二蚀刻停止层106。
接着，去除所述衬垫层上的所述第二蚀刻停止层，以露出所述第一蚀刻停止层。
具体地，如图1j所示，在该步骤中去除所述衬垫层上的所述第二蚀刻停止层，保留所述水平方向上的所述隔离材料层上的所述第二蚀刻停止层，以露出鳍片侧壁上的所述第一蚀刻停止层。
在该步骤中由于所述水平向上的所述隔离材料层上的所述第二蚀刻停止层中注入了硅，其蚀刻速率与所述鳍片侧壁上的所述第二蚀刻停止层的蚀刻速率不同，因此可以有选择的去除所述鳍片侧壁上的所述第二蚀刻停止层。
接着，去除露出的所述第一蚀刻停止层和所述衬垫层，以露出所述鳍片，同时去除剩余的所述第二蚀刻停止层，以露出所述隔离材料层上的所述第一蚀刻停止层105。
具体地，如图1k-1l所示，在该步骤中去除所述衬垫层上的所述第一蚀刻停止层，保留所述水平方向上的所述隔离材料层上的所述第一蚀刻停止层，以露出所述衬垫层。
在该步骤中由于所述水平向上的所述隔离材料层上的所述第一蚀刻停止层中注入了硅，其蚀刻速率与所述鳍片侧壁上的所述第一蚀刻停止层的蚀刻速率不同，因此可以有选择的去除所述片侧壁上的所述第一蚀刻停止层。
在该步骤中去除所述衬垫层露出所述鳍片时，由于隔离材料层上形成有第一蚀刻停止层，对所述隔离材料层上形成保护，以所述第一蚀刻停止层为停止层，防止对隔离材料层造成损坏，因此避免了在制备过程中蚀刻去除部分所述隔离材料层，从而使所述鳍片底部尺度减小，降低了器件的性能的问题，进一步提高了半导体器件的性能和良率。
至此，完成了本发明实施例的半导体器件的制备过程的介绍。在上述步骤之后，还可以包括其他相关步骤，例如在所述鳍片结构上形成栅极结构，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，在所述方法中在蚀刻所述隔离材料层形成目标高度的鳍片之后，在所述鳍片以及所述隔离材料层上形成第一蚀刻停止层和第二蚀刻停止层，并对第一蚀刻停止层和第二蚀刻停止层进行垂直的离子注入，以改变水平方向上的所述第一蚀刻停止层和第二蚀刻停止层的蚀刻速率，使其与竖直方向上的所述第一蚀刻停止层和第二蚀刻停止层的蚀刻速率不同，最后去除竖直方向上所述鳍片侧壁上的所述第一蚀刻停止层和第二蚀刻停止层，保留水平方向上的所述第一蚀刻停止层和第二蚀刻停止层，以保护所述隔离材料层，最后去除所述鳍片上的所述衬垫层或者虚拟栅极介电层，在该过程中第一蚀刻停止层和第二蚀刻停止层保护所述隔离材料层不受损坏。
本发明通过所述方法避免了在制备过程中蚀刻去除部分所述隔离材料层，从而使所述鳍片底部尺度减小，降低了器件的性能的问题，进一步提高了半导体器件的性能和良率。
图2为本发明一具体地实施方式中所述半导体器件制备流程图，具体地包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成若干相互间隔的鳍片以及覆盖所述鳍片底部的隔离材料层，其中，所述鳍片的表面形成有衬垫层；
步骤S2：在所述隔离材料层以及露出的所述衬垫层上依次形成第一蚀刻停止层和第二蚀刻停止层，以覆盖所述隔离材料层和所述衬垫层；
步骤S3：对所述隔离材料层上的水平方向上的所述第二蚀刻停止层和所述第一蚀刻停止层进行离子注入，以使所述隔离材料层上的所述第一蚀刻停止层和所述第二蚀刻停止层的蚀刻速率与所述衬垫层上的所述第一蚀刻停止层和所述第二蚀刻停止层的蚀刻速率不同；
步骤S4：去除所述衬垫层上的所述第二蚀刻停止层，以露出所述第一蚀刻停止层；
步骤S5：去除露出的所述第一蚀刻停止层和所述衬垫层，以露出所述鳍片，同时去除剩余的所述第二蚀刻停止层，以露出所述隔离材料层上的所述第一蚀刻停止层。
实施例二
本发明还提供了一种半导体器件，本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。
所述半导体器件包括：
半导体衬底101，所述半导体衬底包括NMOS和PMOS；
鳍片102，位于所述半导体衬底上，所述鳍片呈台阶形结构，其中所述台阶形结构；
隔离材料层104，位于所述半导体衬底上并且覆盖部分所述鳍片；
蚀刻停止层106，位于所述隔离材料层的上方。
其中，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
其中所述半导体衬底101包括逻辑区和有源区，其中，在所述有源区中可以形成SRAM器件，所述有源区进一步包括NMOS区域和PMOS区域，以在后续的步骤中形成NMOS器件和PMOS器件。
其中，隔离材料层的材料可以选择氧化物，例如HARP。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。
所述蚀刻停止层位于所述隔离材料层上方，可以选用氮化物和/或氧化物。
本发明所述半导体器件中在隔离材料层上形成有蚀刻停止层，对所述隔离材料层上形成保护，以所述蚀刻停止层为停止层，防止对隔离材料层造成损坏，因此避免了在制备过程中蚀刻去除部分所述隔离材料层，从而使所述鳍片底部尺度减小，降低了器件的性能的问题，进一步提高了半导体器件的性能和良率。
实施例三
本发明还提供了一种电子装置，包括实施例二所述的半导体器件。其中，半导体器件为实施例二所述的半导体器件，或根据实施例一所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成若干相互间隔的鳍片，所述鳍片的表面形成有衬垫层，形成覆盖所述鳍片底部和所述衬垫层底部的隔离材料层，露出部分所述鳍片和部分所述衬垫层；
步骤S2：在所述隔离材料层以及露出的所述衬垫层上依次形成第一蚀刻停止层和第二蚀刻停止层，以覆盖所述隔离材料层和露出的所述衬垫层；
步骤S3：对所述隔离材料层上的水平方向上的所述第二蚀刻停止层和所述第一蚀刻停止层进行离子注入，以使所述隔离材料层上的所述第一蚀刻停止层和所述第二蚀刻停止层的蚀刻速率与所述衬垫层上的所述第一蚀刻停止层和所述第二蚀刻停止层的蚀刻速率不同；
步骤S4：去除所述衬垫层上的所述第二蚀刻停止层，以露出所述衬垫层上的所述第一蚀刻停止层；
步骤S5：去除所述衬垫层上的所述第一蚀刻停止层和所述衬垫层，以露出所述鳍片，同时去除所述隔离材料层上的所述第二蚀刻停止层，以露出所述隔离材料层上的所述第一蚀刻停止层。
2.根据权利要求1所述的方法，其特征在于，在所述步骤S3中，对所述第二蚀刻停止层和所述第一蚀刻停止层进行硅离子注入，以改变水平方向上的所述第一蚀刻停止层和所述第二蚀刻停止层的蚀刻速率。
3.根据权利要求1所述的方法，其特征在于，以竖直方向对所述隔离材料层上的所述第二蚀刻停止层和所述第一蚀刻停止层进行离子注入，所述离子注入方向的倾斜角度为0。
4.根据权利要求1所述的方法，其特征在于，所述第一蚀刻停止层选用氮化物。
5.根据权利要求1所述的方法，其特征在于，所述第二蚀刻停止层选用氧化物。
6.根据权利要求1所述的方法，其特征在于，所述步骤S1包括：
步骤S11：提供所述半导体衬底，在所述半导体衬底上形成垫氧化物层，其中，所述半导体衬底包括NMOS区域和PMOS区域；
步骤S12：在所述NMOS区域中执行第一类型离子注入，以形成P阱，在所述PMOS区域中执行第二类型离子注入，以形成N阱；
步骤S13：在所述半导体衬底上形成图案化的掩膜层并以所述掩膜层为掩膜蚀刻所述半导体衬底，以分别在所述NMOS区域和所述PMOS区域形成所述鳍片。
7.根据权利要求6所述的方法，其特征在于，所述步骤S1还包括：
步骤S14：在所述鳍片的表面形成所述衬垫层，以覆盖所述鳍片；
步骤S15：沉积隔离材料层，以覆盖所述衬垫层；
步骤S16：回蚀刻所述隔离材料层，以露出部分所述鳍片侧壁上的所述衬垫层。
8.根据权利要求7所述的方法，其特征在于，所述步骤S1还包括：
步骤S17：对所述隔离材料层覆盖的所述鳍片进行沟道停止离子注入；
步骤S18：去除所述鳍片上的所述掩膜层并进行退火。
9.一种如权利要求1至8之一所述的方法制备得到的半导体器件。
10.一种电子装置，包括权利要求9所述的半导体器件。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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CN113871300B (zh) * 2020-06-30 2024-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050533A (zh) * 2011-10-14 2013-04-17 台湾积体电路制造股份有限公司 用于三维晶体管应用的采用等离子体掺杂和蚀刻的选择性鳍成形工艺
CN103165425A (zh) * 2011-12-08 2013-06-19 中芯国际集成电路制造(上海)有限公司 一种形成鳍式场效应管栅极侧壁层的方法
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2843696A1 (en) * 2013-08-27 2015-03-04 IMEC vzw A method for dopant implantation of FinFET structures

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103050533A (zh) * 2011-10-14 2013-04-17 台湾积体电路制造股份有限公司 用于三维晶体管应用的采用等离子体掺杂和蚀刻的选择性鳍成形工艺
CN103165425A (zh) * 2011-12-08 2013-06-19 中芯国际集成电路制造(上海)有限公司 一种形成鳍式场效应管栅极侧壁层的方法
CN104425264A (zh) * 2013-08-20 2015-03-18 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

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