CN106158831B - 一种半导体器件及其制作方法和电子装置 - Google Patents
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Abstract
本发明提供一种半导体器件及其制作方法和电子装置，涉及半导体技术领域。该半导体器件包括半导体衬底；位于半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底表面上的若干鳍片；位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且扩散区位于所述阱区内。本发明的半导体器件包括形成于浅沟槽隔离结构底部的半导体衬底内的扩散区，该扩散区位于阱区内，与阱区构成ESD二极管，用于FinFET器件的静电放电保护。与现有技术相比，本发明的扩散区不受鳍片横截面尺寸的影响，其主要依赖于浅沟槽隔离结构的尺寸，因此该半导体器件具有强鲁棒性，可提供更好的ESD防护性能。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法和电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点。
随着CMOS器件尺寸的不断缩小，来自制造和设计方面的挑战促使了三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，FinFET是用于20nm及以下工艺节点的先进半导体器件，其可以有效控制器件按比例缩小所导致的难以克服的短沟道效应，还可以有效提高在衬底上形成的晶体管阵列的密度，同时，FinFET中的栅极环绕鳍片(鳍形沟道)设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。在半导体技术领域中，静电放电(ESD)现象是对集成电路的一大威胁。随着半导体制程工艺尺寸的不断减小，ESD防护设计在纳米级的CMOS技术中变得越来越具有挑战性和难度。
图1示出了一种现有的具有鳍结ESD二极管的FinFET器件的剖面示意图，该FinFET器件包括：半导体衬底100，位于半导体衬底内的P阱101，位于半导体衬底表面上的鳍片102，以及位于相邻鳍片102之前形成于所述半导体衬底中的浅沟槽隔离结构，其中所述浅沟槽隔离结构103的顶面高于所述鳍片102的底部，低于所述鳍片102的顶面，在所述鳍片102的底部与所述半导体衬底100相连接的部分形成有N+扩散区104，该N+扩散区104与半导体衬底100内的P阱101构成传统的鳍结ESD二极管，用于FinFET器件的静电放电防护。
然而随着FinFET器件尺寸的不断缩小，使得鳍片变的越来越窄，而窄鳍结构导致寄生双极晶体管的ESD鲁棒性显著减低，ESD电流通过窄鳍的小的横截面进行泄放。这很容易导致局部热点，进一步恶化ESD的鲁棒性。
因此，有必要提出一种新的半导体器件，以提高ESD防护性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供一种半导体器件，包括：
半导体衬底；
位于所述半导体衬底内的具有第一导电类型的阱区；
位于所述半导体衬底表面上的若干鳍片，所述阱区位于所述鳍片下方；
位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；
位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且所述扩散区位于所述阱区内，所述扩散区与所述阱区构成二极管，用于FinFET器件的静电放电保护。
进一步，所述第一导电类型为P型，所述第二导电类型为N型，或者，所述第一导电类型为N型，所述第二导电类型为P型。
进一步，所述扩散区为重掺杂扩散区。
进一步，所述隔离结构的顶面高于所述鳍片的底部，低于所述鳍片的顶面。
进一步，隔离结构为浅沟槽隔离结构。
进一步，所述浅沟槽隔离结构包括形成于相邻所述鳍片之间的半导体衬底内的浅沟槽和填充所述浅沟槽并覆盖部分所述鳍片的绝缘材料。
进一步，所述扩散区与所述阱区构成二极管。
进一步，还包括位于所述鳍片顶面上的应力层。
进一步，所述鳍片与所述扩散区具有相同的掺杂类型。
本发明实施例二提供一种半导体器件的制作方法，包括：
步骤A1：提供半导体衬底，在所述半导体衬底内形成有具有第一导电类型的阱区，在所述半导体衬底的表面上形成有若干鳍片，所述阱区位于所述鳍片下方；
步骤A2：进行离子注入工艺，以在所述阱区内形成具有第二导电类型的扩散区，所述扩散区与所述阱区构成二极管，用于FinFET器件的静电放电保护；
步骤A3：在所述半导体衬底的表面上和相邻所述鳍片之间形成隔离结构，所述隔离结构的顶面高于所述鳍片的底部，低于所述鳍片的顶面。
进一步，所述第一导电类型为P型，所述第二导电类型为N型，或者，所述第一导电类型为N型，所述第二导电类型为P型。
进一步，所述扩散区为重掺杂扩散区。
进一步，所述步骤A1包括：
提供半导体衬底；
进行离子注入工艺，以在所述半导体衬底内形成具有第一导电类型的阱区，所述阱区的顶面与所述半导体衬底的正面相距一定距离，该距离为预定形成的鳍片的高度；
在所述半导体衬底的正面形成图案化的掩膜层，该图案化的掩膜层定义所述鳍片的形状；
以所述图案化的掩膜层为掩膜对所述半导体衬底进行刻蚀，停止于所述阱区上，以形成所述鳍片。
进一步，所述隔离结构为浅沟槽隔离结构。
进一步，形成所述浅沟槽隔离结构的工艺步骤包括：
在暴露的所述半导体衬底的表面上和所述鳍片上沉积形成绝缘材料；
对所述绝缘材料进行平坦化；
回蚀刻所述绝缘材料，以形成所述浅沟槽隔离结构。
进一步，采用流动式化学气相沉积法沉积形成所述绝缘材料。
进一步，在执行所述步骤A2时，所述鳍片也被掺杂具有与所述扩散区相同的掺杂类型。
进一步，在所述步骤A3之后还包括在所述鳍片的顶面上形成应力层的步骤。
本发明实施例三提供一种电子装置，该电子装置包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括：
半导体衬底；
位于所述半导体衬底内的具有第一导电类型的阱区；
位于所述半导体衬底表面上的若干鳍片，所述阱区位于所述鳍片下方；
位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；
位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且所述扩散区位于所述阱区内，所述扩散区与所述阱区构成二极管，用于FinFET器件的静电放电保护。
综上所述，本发明的半导体器件包括形成于浅沟槽隔离结构底部的半导体衬底内的扩散区，该扩散区位于阱区内，与阱区构成ESD二极管，用于FinFET器件的静电放电保护。与现有技术相比，本发明的扩散区不受鳍片横截面尺寸的影响，其主要依赖于浅沟槽隔离结构的尺寸，因此该半导体器件具有强鲁棒性，可提供更好的ESD防护性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1示出了一种现有的具有鳍结ESD二极管的FinFET器件的剖面示意图；
图2示出了本发明一具体实施方式中的半导体器件的剖面示意图；
图3A-3G示出了本发明一具体实施方式的制作方法的相关步骤所获得半导体器件的剖面示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构及步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，将参照图2对本发明的半导体器件做详细描述。图2示出了本发明一具体实施方式中的半导体器件的剖面示意图。
如图2所示，本发明的半导体器件包括半导体衬底200。所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。所述半导体衬底200还可以为掺杂的P型衬底。
还包括位于半导体衬底200内的具有第一导电类型的阱区201，以及位于半导体衬底200表面上的若干鳍片202，位于相邻鳍片202之间的半导体衬底200上的隔离结构203。隔离结构203的顶面高于鳍片202的底部，低于所述鳍片202的顶面，也即覆盖部分鳍片202。
所述鳍片202的材料可以为硅、锗或锗硅等半导体材料。该鳍片202用作FinFET器件的沟道。示例性地，所述鳍片202的形成方法可以为：首先在半导体衬底上形成半导体材料层，半导体衬底内已经形成具有第一导电类型的阱区，所述半导体材料层可以Si、SiGe、Ge或者III-V材料，然后在所述半导体材料层上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体材料层，以形成鳍片，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。
在另一个示例中，所述鳍片202的形成方法还可以为：提供半导体衬底，在半导体衬底内形成有具有第一导电类型的阱区，在半导体衬底上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体衬底，以形成鳍片，然后去除所述光刻胶掩膜层。
需要注意的是，所述鳍片202的形成方法仅仅是示例性的，并不局限于上述方法。
在一个示例中，隔离结构203为浅沟槽隔离结构，所述浅沟槽隔离结构包括形成于相邻所述鳍片之间的半导体衬底内的浅沟槽和填充所述浅沟槽并覆盖部分所述鳍片的绝缘材料。该绝缘材料可以为氧化硅、氮氧化硅等，上述材料仅是示例性地，在此不作具体限制。
本发明的半导体器件还包括位于隔离结构203底部的半导体衬底200内的具有第二导电类型的扩散区204，并且所述扩散区204位于所述阱区201内。
在一个示例中，所述第一导电类型为P型，所述第二导电类型为N型。也即阱区201为P型阱区，扩散区204为N型扩散区，P型阱区和N型扩散区相接触形成结，进而构成二极管，用作FinFET器件的ESD防护。进一步地，所述扩散区204为重掺杂扩散区。当阱区201为P型阱区，扩散区204为N+扩散区。
在另一个示例中，所述第一导电类型还可以为N型，所述第二导电类型为P型。
示例性地，所述鳍片202与所述扩散区具有相同的掺杂类型，均为第二导电类型，例如，所述扩散区为N+扩散区，则所述鳍片202的掺杂类型也为N+型。
本发明的半导体器件还包括位于鳍片202顶面上的应力层205。对于PFET而言，所述应力层205的材料为锗硅层；对于NFET而言，所述应力层205的材料为碳硅层。
本发明的半导体器件包括形成于浅沟槽隔离结构底部的半导体衬底内的扩散区，该扩散区位于阱区内，阱区和扩散区具有不同的掺杂类型，扩散区与阱区构成ESD二极管，用于FinFET器件的静电放电保护。与现有技术相比，本发明的扩散区不受鳍片横截面尺寸的影响，其主要依赖于浅沟槽隔离结构的尺寸，因此该半导体器件具有强鲁棒性，可提供更好的ESD防护性能。
实施例二
下面，参照图3A-3G对本发明的半导体器件的制作方法做详细描述。其中图3A-3G示出了本发明一具体实施方式的制作方法的相关步骤所获得半导体器件的剖面示意图。
首先，执行步骤A1：提供半导体衬底，在所述半导体衬底内形成有具有第一导电类型的阱区，在所述半导体衬底的表面上形成有若干鳍片。
具体地，如图3A所示，提供半导体衬底300。所述半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。本实施例中，所述半导体衬底300为硅衬底。所述半导体衬底300还可以为掺杂的P型衬底。
可选地，在进行离子注入工艺之前可先在所述半导体衬底300的表面上沉积形成一衬垫层301。衬垫层301可以包括数种衬垫材料的任何一种，包括但不限于：氧化硅衬垫材料和氮化硅衬垫材料，本实施例中，衬垫层包括氧化硅衬垫材料。可以使用包括但不限于：化学汽相沉积方法和物理汽相沉积方法的方法形成衬垫层。通常，衬垫层具有从大约200到大约1000埃的厚度。该衬垫层301用于之后进行离子注入工艺时，保护半导体衬底免于受到离子注入的损伤。
如图3B所示，接着，进行离子注入工艺，以在所述半导体衬底300内形成具有第一导电类型的阱区302，所述阱区302的顶面与所述半导体衬底300的正面相距一定距离，该距离为预定形成的鳍片的高度。
可采用本领域技术人员常用的离子注入方法形成阱区302，在离子注入过程中，控制离子注入的深度，使得所述阱区302的顶面与所述半导体衬底300的正面相距一定距离，该距离为预定形成的鳍片的高度。注入的离子可根据预定形成的阱区的导电类型进行选择，例如，预定形成阱区为N阱，则注入的离子可以为P或As，若预定形成阱区为P阱，则注入的离子可以为B等。
接着，如图3C所示，在所述半导体衬底300的正面形成图案化的掩膜层303，该图案化的掩膜层303定义所述鳍片的形状；以所述图案化的掩膜层303为掩膜对所述半导体衬底300进行刻蚀，停止于所述阱区302上，以形成所述鳍片304。
掩模层303通常可以包括数种掩模材料的任何一种，包括但不限于：硬掩模材料和光刻胶掩模材料。较佳地，掩模层包括光刻胶掩模材料。光刻胶掩模材料可以包括选自包括正性光刻胶材料、负性光刻胶材料和混合光刻胶材料的组中的光刻胶材料。所述光刻胶掩膜材料定义了所述鳍片的宽度、长度以及位置等。
可采用湿法刻蚀或干法刻蚀工艺进行半导体衬底300的刻蚀，以形成鳍片304，其中，干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。之后，可选择性地将图案化的掩膜层去除，暴露鳍片的顶面，当然也可在之后的隔离结构形成过程中将图案化的掩膜层一并去除，在此不做具体限制。
在另一个示例中，所述鳍片的形成方法还可以为：首先在半导体衬底上形成半导体材料层，半导体衬底内已经形成具有第一导电类型的阱区，所述半导体材料层可以Si、SiGe、Ge或者III-V材料，然后在所述半导体材料层上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体材料层，以形成鳍片，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。
接着，执行步骤A2：进行离子注入工艺，以在所述阱区内形成具有第二导电类型的扩散区。
如图3D所示，执行离子注入工艺，在阱区302内形成具有第二导电类型的扩散区305。注入的离子可根据预定形成的扩散区305的导电类型进行选择，例如，预定形成扩散区305为N型，则注入的离子可以为P或As，若预定形成扩散区305为P型，则注入的离子可以为B等。示例性地，该离子注入工艺为重掺杂工艺，形成的扩散区305为重掺杂扩散区。其中，在离子注入过程中，还可能对鳍片304进行了离子注入，所述鳍片也被掺杂具有与所述扩散区相同的掺杂类型，均为第二导电类型。
接着，执行步骤A3：在所述半导体衬底的表面上和相邻所述鳍片之间形成隔离结构，所述隔离结构的顶面高于所述鳍片的底部，低于所述鳍片的顶面。
示例性地，所述隔离结构为浅沟槽隔离结构。在一个示例中，形成浅沟槽隔离结构的工艺步骤包括：
首先，如图3E所示，在暴露的所述半导体衬底300的表面上和所述鳍片304上沉积形成绝缘材料306a。该绝缘材料的材料为氧化硅、氮氧化硅等，可采用化学气相沉积、物理沉积、磁控溅射等方法沉积形成所述绝缘材料306a，本实施例中，因流动式化学气相沉积法(Flowable CVD)其优异的间隙和沟槽填充能力，采用流动式化学气相沉积法(FlowableCVD，FCVD)沉积形成所述绝缘材料。
之后，还包括对所述绝缘材料进行平坦化的步骤。可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
接着，如图3F所示，回蚀刻所述绝缘材料306a，以形成所述浅沟槽隔离结构306。使用一干蚀刻制造工艺，例如以氟化硫(SF6)、氮及氯作为蚀刻剂且对氧化物具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺。回蚀刻后，所述隔离结构306的顶面高于所述鳍片304的底部，低于所述鳍片304的顶面。回蚀刻过程中，还可将前述步骤中的图案化的掩膜层一并去除。
之后，如图3G所示，还可在所述鳍片304的顶面上形成应力层307。该应力层307的材料可以根据器件的类型进行选择，对于PFET而言，所述应力层307的材料为锗硅层；对于NFET而言，所述应力层307的材料为碳硅层。可采用本领域技术人员熟知的任何方法形成所述应力层307，例如外延生长工艺等。之后还可包括采用原位掺杂工艺形成抬升源极和漏极、形成分别位于所述源极和漏极内的N+或P+源极接触和漏极接触，以及热退火激活所述源极和漏极等工艺，在此不作赘述。
上述全部步骤中，所涉及的第一导电类型为P型，所述第二导电类型为N型，或者，所述第一导电类型为N型，所述第二导电类型为P型。总之，阱区和扩散区具有不同的掺杂类型，可以形成PN结。进而形成P+扩散区/N阱二极管或N+扩散区/P阱二极管。
因此，采用本发明的制作方法形成的半导体器件包括形成于浅沟槽隔离结构底部的半导体衬底内的扩散区，该扩散区位于阱区内，阱区和扩散区具有不同的掺杂类型，扩散区与阱区构成ESD二极管，用于FinFET器件的静电放电保护。与现有技术相比，本发明的扩散区不受鳍片横截面尺寸的影响，其主要依赖于浅沟槽隔离结构的尺寸，因此通过本发明的制作方法形成的半导体器件具有强鲁棒性，可提供更好的ESD防护性能。
实施例三
本发明还提供一种电子装置，该电子装置包括实施例一中所述的半导体器件以及与所述半导体器件相连接的电子组件。
其中所述半导体器件包括：半导体衬底；位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底表面上的若干鳍片；位于相邻所述鳍片之间的隔离结构；位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且所述扩散区位于所述阱区内。阱区和扩散区构成二极管，用作FinFET器件的ESD防护。
或者，该电子装置包括实施例二中所述的方法制作的半导体器件以及与该半导体器件相连接的电子组件。
由于包括的半导体器件具有更好的ESD防护性能，该电子装置同样具有上述优点。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (19)
1.一种半导体器件，其特征在于，包括：
半导体衬底；
位于所述半导体衬底内的具有第一导电类型的阱区；
位于所述半导体衬底表面上的若干鳍片，所述阱区位于所述鳍片下方；
位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；
位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且所述扩散区位于所述阱区内，所述扩散区与所述阱区构成二极管，用于FinFET器件的静电放电保护。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，或者，所述第一导电类型为N型，所述第二导电类型为P型。
3.根据权利要求1所述的半导体器件，其特征在于，所述扩散区为重掺杂扩散区。
4.根据权利要求1所述的半导体器件，其特征在于，所述隔离结构的顶面高于所述鳍片的底部，低于所述鳍片的顶面。
5.根据权利要求1所述的半导体器件，其特征在于，隔离结构为浅沟槽隔离结构。
6.根据权利要求5所述的半导体器件，其特征在于，所述浅沟槽隔离结构包括形成于相邻所述鳍片之间的半导体衬底内的浅沟槽和填充所述浅沟槽并覆盖部分所述鳍片的绝缘材料。
7.根据权利要求1所述的半导体器件，其特征在于，所述扩散区与所述阱区构成二极管。
8.根据权利要求1所述的半导体器件，其特征在于，还包括位于所述鳍片顶面上的应力层。
9.根据权利要求1所述的半导体器件，其特征在于，所述鳍片与所述扩散区具有相同的掺杂类型。
10.一种半导体器件的制作方法，包括：
步骤A1：提供半导体衬底，在所述半导体衬底内形成有具有第一导电类型的阱区，在所述半导体衬底的表面上形成有若干鳍片，所述阱区位于所述鳍片下方；
步骤A2：进行离子注入工艺，以在所述阱区内形成具有第二导电类型的扩散区，所述扩散区与所述阱区构成二极管，用于FinFET器件的静电放电保护；
步骤A3：在所述半导体衬底的表面上和相邻所述鳍片之间形成隔离结构，所述隔离结构的顶面高于所述鳍片的底部，低于所述鳍片的顶面。
11.根据权利要求10所述的制作方法，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，或者，所述第一导电类型为N型，所述第二导电类型为P型。
12.根据权利要求10所述的制作方法，其特征在于，所述扩散区为重掺杂扩散区。
13.根据权利要求10所述的制作方法，其特征在于，所述步骤A1包括：
提供半导体衬底；
进行离子注入工艺，以在所述半导体衬底内形成具有第一导电类型的阱区，所述阱区的顶面与所述半导体衬底的正面相距一定距离，该距离为预定形成的鳍片的高度；
在所述半导体衬底的正面形成图案化的掩膜层，该图案化的掩膜层定义所述鳍片的形状；
以所述图案化的掩膜层为掩膜对所述半导体衬底进行刻蚀，停止于所述阱区上，以形成所述鳍片。
14.根据权利要求10所述的制作方法，其特征在于，所述隔离结构为浅沟槽隔离结构。
15.根据权利要求14所述的制作方法，其特征在于，形成所述浅沟槽隔离结构的工艺步骤包括：
在暴露的所述半导体衬底的表面上和所述鳍片上沉积形成绝缘材料；
对所述绝缘材料进行平坦化；
回蚀刻所述绝缘材料，以形成所述浅沟槽隔离结构。
16.根据权利要求15所述的制作方法，其特征在于，采用流动式化学气相沉积法沉积形成所述绝缘材料。
17.根据权利要求10所述的制作方法，其特征在于，在执行所述步骤A2时，所述鳍片也被掺杂具有与所述扩散区相同的掺杂类型。
18.根据权利要求10所述的制作方法，其特征在于，在所述步骤A3之后还包括在所述鳍片的顶面上形成应力层的步骤。
19.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括：
半导体衬底；
位于所述半导体衬底内的具有第一导电类型的阱区；
位于所述半导体衬底表面上的若干鳍片，所述阱区位于所述鳍片下方；
位于相邻所述鳍片之间的所述半导体衬底上的隔离结构；
位于所述隔离结构底部的半导体衬底内的具有第二导电类型的扩散区，并且所述扩散区位于所述阱区内，所述扩散区与所述阱区构成二极管，用于FinFET器件的静电放电保护。
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