CN106558622B - 一种用于esd防护的sti二极管 - Google Patents

一种用于esd防护的sti二极管 Download PDF

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Abstract

本发明提供一种用于ESD防护的STI二极管，涉及半导体技术领域。包括：半导体衬底，位于所述半导体衬底内的具有第一导电类型的阱区；位于所述半导体衬底上的沿第一方向延伸的多个第一鳍片，每个所述第一鳍片内形成有沿所述第一方向延伸并具有第一导电类型的第一掺杂区；位于所述多个第一鳍片之间并沿所述第一方向延伸的若干第二鳍片，每个所述第二鳍片内形成有沿所述第一方向延伸并具有第二导电类型的第二掺杂区；位于所述多个第一鳍片和所述若干第二鳍片之间的所述半导体衬底上的隔离结构。本发明的STI二极管，其提高了器件的面积效率，使得金属硅化物均匀性更好，因而使得ESD器件具有更高的二次击穿电流和较小的导通电阻(Ron)。

Description

一种用于ESD防护的STI二极管
技术领域
本发明涉及半导体技术领域，具体而言涉及一种用于ESD防护的STI二极管。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点。然而，这种进步趋势对终端产品的可靠性会产生不利的影响：在半导体技术领域中，静电放电(ESD)现象是对集成电路的一大威胁，其能够击穿集成电路和半导体元件，促使元件老化，降低生产成品率。因此，随着半导体制程工艺尺寸的不断减小，ESD防护设计在纳米级的CMOS技术中变得越来越具有挑战性和难度。
ESD器件的电容性负载是一个基本设计参数。与栅控二极管(如图1A所示)相比，STI二极管(如图1B所示)的寄生电容减小50％，使得STI二极管成为用于高频应用的优选的二极管类型。
目前，STI二极管的结构如图2A和图2B所示，其主要问题是漏极一侧的电流拥挤在外延层底部，鳍片与外延层的结合区非常的小，因此放电能力受到的限制。STI二极管只在如图2A所示的接触槽(CCT)下方暴露的部分鳍片顶面上形成金属硅化物(未示出)，因此金属硅化物在鳍片上所占的面积比非常小，使得导通电阻(Ron)太大，而TLP测得的器件二次击穿电流(It2)又太小。
为了获得较大的放电电流，一种方法是提高鳍片的数目，而这种方法所产生的缺陷在于，如果鳍片的均匀性不好且硅化物的均匀性不好，器件很容易在某一个或某些鳍片上击穿。失效通常位于Li定义的局部硅化区域。Li所限定的小的硅化物区域产生了更高的扩展电阻和较高的电流非均匀性，这些导致在高电流压力下的局部损坏。而在具有宽的金属硅化物结构的器件中的电流比会更加均匀。
在局部温度大幅增加之前，具有宽的硅化物结构的STI二极管具有比较高的临界二极管电流。由于具有更加均匀的电流分布和比较高的临界二极管电流，宽的硅化物结构可以增强ESD保护二极管的二次击穿电流(It2)。
因此，有必要提出一种新的STI二极管，以增强FinFET器件的静电放电保护性能。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一提供一种用于ESD防护的STI二极管，包括：
半导体衬底，位于所述半导体衬底内的具有第一导电类型的阱区；
位于所述半导体衬底上的沿第一方向延伸的多个第一鳍片，每个所述第一鳍片内形成有沿所述第一方向延伸并具有第一导电类型的第一掺杂区；
位于所述多个第一鳍片之间并沿所述第一方向延伸的若干第二鳍片，每个所述第二鳍片内形成有沿所述第一方向延伸并具有第二导电类型的第二掺杂区；
位于所述多个第一鳍片和所述若干第二鳍片之间的所述半导体衬底上的浅沟槽隔离结构。
进一步，在所述第一鳍片上形成有沿所述第一方向延伸的第一外延层，在所述第二鳍片上形成有沿所述第一方向延伸的第二外延层。
进一步，所述第一外延层完全覆盖所述第一鳍片的顶面，所述第二外延层完全覆盖所述第二鳍片的顶面。
进一步，所述第一导电类型为P型，所述第二导电类型为N型，所述第一外延层为SiGe，所述第二外延层为硅外延层。
进一步，所述第一导电类型为N型，所述第二导电类型为P型，所述第一外延层为硅外延层，所述第二外延层为SiGe。
进一步，在每个所述第一鳍片和每个所述第二鳍片的全部顶面上形成有沿所述第一方向延伸的金属硅化物。
进一步，所述浅沟槽隔离结构的材料包括氧化硅材料。
进一步，还包括与每个所述第一掺杂区和每个所述第二掺杂区分别相连接的多个接触。
进一步，在所述多个接触之间形成有层间介电层。
综上所述，本发明的用于FinFET器件静电放电保护结构的STI二极管，其提高了器件的面积效率(area efficient)，使得金属硅化物均匀性更好，因而使得ESD器件具有更高的二次击穿电流(It2)和较小的导通电阻(Ron)，进一步提高了器件的ESD防护性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A为现有的一种栅控二极管的剖面示意图；
图1B为现有的一种STI二极管的剖面示意图；
图2A为现有的一种STI二极管的平面布局图；
图2B为对应图2A中剖面线所获得的现有的一种STI二极管的剖面示意图；
图3A为本发明的一个实施例的一种用于ESD防护的STI二极管的平面布局图；
图3B为对应图3A中剖面线所获得的本发明的一个实施例的一种用于ESD防护的STI二极管的剖面示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图3A和图3B来描述本发明的一个实施例提出的一种用于ESD防护的STI二极管。其中，图3A为本发明的一个实施例的一种用于ESD防护的STI二极管的平面布局图；图3B为对应图3A中剖面线所获得的本发明的一个实施例的一种用于ESD防护的STI二极管的剖面示意图。
示例性地，本发明的一个实施例的用于ESD防护的STI二极管，包括：
半导体衬底100，具体地，所述半导体衬底100可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
半导体衬底100中还形成有具有第一导电类型的阱区，所述第一导电类型为N型或P型，例如，如图3A所示，在半导体衬底100内形成有P型阱区。
如图3A所示，还包括位于所述半导体衬底100上的沿第一方向延伸的多个第一鳍片101a，每个所述第一鳍片101a内形成有沿所述第一方向延伸并具有第一导电类型的第一掺杂区。示例性地，所述第一导电类型为P型，所述第一掺杂区为P型掺杂区，较佳地，第一掺杂区为P+掺杂区。其中，第一掺杂区的面积在第一方向内与第一鳍片101a的面积重合，整个第一鳍片101a用作第一掺杂区。
还包括位于所述多个第一鳍片101a之间并沿第一方向延伸的若干第二鳍片101b，每个所述第二鳍片101b内形成有沿所述第一方向延伸并具有第二导电类型的第二掺杂区。示例性地，所述第二导电类型为N型，所述第二掺杂区为N型掺杂区，较佳地，第二掺杂区为N+掺杂区。其中，第二掺杂区的面积在第一方向内与第二鳍片101b的面积重合，整个第二鳍片101b用作第二掺杂区。
其中，所述第一鳍片101a和第二鳍片101b的材料可以为硅、锗或锗硅等半导体材料。其形状可以近似的地为与半导体衬底垂直的长方体结构或其他立体结构。示例性地，所述第一鳍片101a和第二鳍片101b的形成方法可以为：首先在半导体衬底上形成半导体材料层，半导体衬底内已经形成具有第一导电类型的阱区，所述半导体材料层可以Si、SiGe、Ge或者III-V材料，然后在所述半导体材料层上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述第一鳍片101a和第二鳍片101b的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体材料层，以形成所述第一鳍片101a和第二鳍片101b，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。
在另一个示例中，所述第一鳍片101a和第二鳍片101b的形成方法还可以为：提供半导体衬底，在半导体衬底内形成有具有第一导电类型的阱区，在半导体衬底上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述第一鳍片101a和第二鳍片101b的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述半导体衬底，以形成所述第一鳍片101a和第二鳍片101b，然后去除所述光刻胶掩膜层。
需要注意的是，所述第一鳍片101a和第二鳍片101b的形成方法仅仅是示例性的，并不局限于上述方法。每个第一鳍片和第二鳍片具有大体相同的宽度和长度。
示例性地，两条第二鳍片101b位于四条第一鳍片101a之间，例如，两条第二鳍片101b的每一侧为两条第一鳍片101a，当然也可以为一侧为一条第一鳍片，另一侧为三条第一鳍片，上述第一鳍片、和第二鳍片的排列顺序仅是示例性地，只要使得第二鳍片的两侧均形成有第一鳍片的其他合适的顺序也可以适用于本发明。
可通过分别向第一鳍片101a和第二鳍片101b进行不同类型的掺杂杂质(P型杂质或N型杂质)的离子注入，来形成第一掺杂区和第二掺杂区，在此不作赘述。
本发明的STI二极管还包括位于所述多个第一鳍片101a和所述若干第二鳍片101b之间的所述半导体衬底100上的隔离结构102。在半导体衬底100中形成有浅沟槽隔离结构(STI)102。通常浅沟槽隔离结构102的材料主要包括氧化硅材料，可通过化学气相沉积、物理气相沉积、磁控溅射等方法形成，示例性地，浅沟槽隔离结构102的顶面可以低于鳍片的顶面。
进一步地，在所述第一鳍片101a上形成有沿所述第一方向延伸的第一外延层103a，在所述第二鳍片101b上形成有沿所述第一方向延伸的第二外延层103b。较佳地，所述第一外延层103a完全覆盖所述第一鳍片101a的顶面，所述第二外延层103b完全覆盖所述第二鳍片101b的顶面。通过在整个鳍片上形成外延层，可显著增加外延层和鳍片的接触面积，增加其静电电流的泄放能力。
在一个示例中，如图3B所示，所述第一导电类型为P型，所述第二导电类型为N型，即第一掺杂区为P+掺杂区，第二掺杂区为N+掺杂区，相应地，所述第一外延层103a为SiGe，SiGe作为压应力层。所述第二外延层103b为硅外延层，例如SiC，SiC作为拉应力层等。
在另一个示例中，所述第一导电类型为N型，所述第二导电类型为P型，所述第一外延层为硅外延层，例如SiC，SiC作为拉应力层等，所述第二外延层为SiGe，SiGe作为压应力层。
进一步地，在每个所述第一鳍片101a和每个所述第二鳍片101b的全部顶面上形成有沿所述第一方向延伸的金属硅化物105。由于在整个鳍片上形成金属硅化物，因此，金属硅化物的均匀性更好，使得导通电阻(Ron)更小。进而防止器件在某一个或某些鳍片上击穿，提高了器件的可靠性。
可采用本领域技术人员熟知的任何方法形成所述金属硅化物105(silicide)区域。例如，首先，如图3A所示，形成暴露第一鳍片和第二鳍片的顶面的接触槽104(CCT)，接着向接触槽104内沉积金属层，其可包含镍(nickel)、钛、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，造成金属层与其下的硅层发生硅化作用，第一鳍片和第二鳍片表面的金属硅化物105区域因而形成。接着使用可侵蚀金属层，但不侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。进一步地，所述金属硅化物105位于所述第一外延层103a和所述第二外延层103b的表面上，其形成方法可以为：形成接触槽104暴露所述第一外延层103a和所述第二外延层103b的表面，在接触槽104中填充金属层后，在加热的条件下，金属与第一外延层103a和第二外延层103b发生硅化作用，而形成金属硅化物105。
在一个示例中，本发明的STI二极管还包括与每个所述第一掺杂区和每个所述第二掺杂区分别相连接的多个接触106。所述多个接触可通过向接触槽(CCT)104中填充金属材料而形成，或者也可以为其它方法形成，所述多个接触106可以为铜金属互连结构、钨栓塞等，在所述半导体衬底上100、多个接触106之间还形成有层间介电层107，层间介电层107可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。
如图3B中的箭头所示，对于本发明的STI二极管，其电流可以从N+掺杂区分别流入其两侧的P+掺杂区而实现ESD电流的泄放。
综上所述，本发明的用于FinFET器件静电放电保护结构的STI二极管，其提高了器件的面积效率(area efficient)，使得金属硅化物均匀性更好，因而使得ESD器件具有更高的二次击穿电流(It2)和较小的导通电阻(Ron)，进一步提高了器件的ESD防护性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (7)

1.一种用于ESD防护的STI二极管，包括：
半导体衬底，位于所述半导体衬底内的具有第一导电类型的阱区；
位于所述半导体衬底上的沿第一方向延伸的多个第一鳍片，每个所述第一鳍片内形成有沿所述第一方向延伸并具有第一导电类型的第一掺杂区，第一掺杂区的面积在第一方向内与第一鳍片的面积重合，整个第一鳍片用作第一掺杂区；
位于所述多个第一鳍片之间并沿所述第一方向延伸的若干第二鳍片，每个所述第二鳍片内形成有沿所述第一方向延伸并具有第二导电类型的第二掺杂区，第二掺杂区的面积在第一方向内与第二鳍片的面积重合，整个第二鳍片用作第二掺杂区；
位于所述第一鳍片上且沿所述第一方向延伸的第一外延层；
位于所述第二鳍片上且沿所述第一方向延伸的第二外延层；
在每个所述第一鳍片和每个所述第二鳍片的全部顶面上形成有沿所述第一方向延伸的金属硅化物，且所述金属硅化物位于所述第一外延层和第二外延层的表面上；
位于所述多个第一鳍片和所述若干第二鳍片之间的所述半导体衬底上的浅沟槽隔离结构。
2.根据权利要求1所述的STI二极管，其特征在于，所述第一外延层完全覆盖所述第一鳍片的顶面，所述第二外延层完全覆盖所述第二鳍片的顶面。
3.根据权利要求1所述的STI二极管，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型，所述第一外延层为SiGe，所述第二外延层为硅外延层。
4.根据权利要求1所述的STI二极管，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型，所述第一外延层为硅外延层，所述第二外延层为SiGe。
5.根据权利要求1所述的STI二极管，其特征在于，所述浅沟槽隔离结构的材料包括氧化硅材料。
6.根据权利要求1所述的STI二极管，其特征在于，还包括与每个所述第一掺杂区和每个所述第二掺杂区分别相连接的多个接触。
7.根据权利要求1所述的STI二极管，其特征在于，在所述多个接触之间形成有层间介电层。
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