CN106549664B - 一种数字延迟锁相环及其锁定方法 - Google Patents

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Abstract

本发明提供一种数字延迟锁相环及锁定方法。所述数字延迟锁相环包括：分频器，用于根据分频信息对第一时钟信号进行分频处理，输出第二时钟信号；信号选择器，用于根据选择信号选择第一时钟信号或第二时钟信号作为第三时钟信号输出；延迟线，用于根据延迟控制信号对所述第三时钟信号进行延迟，输出第四时钟信号；鉴相器，用于接收第三时钟信号和第四时钟信号，并进行鉴相处理，输出鉴相判断信号；状态机，与所述分频器、信号选择器、延迟线以及鉴相器相连，用于根据鉴相判断信号以及设定的状态逻辑调整控制输出的所述分频信息、选择信号、延迟控制信号，以实现第四时钟信号与第一时钟信号的延迟时间为第一时钟信号周期的倍数。

Description

一种数字延迟锁相环及其锁定方法
技术领域
本发明涉及一种电路技术，特别是涉及一种数字延迟锁相环及锁定方法。
背景技术
当前普遍使用的延迟锁相环(Delay—locked Loop，简称DLL)技术是在PLL技术上改进得到的，被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。现有的一般延迟锁相环设计通常包括延迟线、状态机以及鉴相器，状态机通过鉴相器的输出对延迟线进行调整以达到对输出的锁定，但面临谐波锁定问题。为了解决谐波锁定问题，传统的延迟锁相环在设计其中的延迟线时，使其最小延迟时间必须小于输入时钟信号的一个周期，并增加启动电路以确保延迟锁相环最终锁定在一个周期上。但对于高速时钟信号和高分辨率的数字延迟锁相环，由于周期短，基本延迟单元级数较多以及电路寄生效应的影响，使得整个延迟线的最小延迟时间通常超过一个周期。在这种情况下，传统的延迟锁相环的避免谐波的方法不再适用。
鉴于此，如何设计一种适用于最小延迟时间超过一个时钟周期的数字延迟锁相环成为了本领域技术人员亟待解决的问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种数字延迟锁相环及锁定方法，用于解决现有技术中数字延迟锁相环不能在最小延迟时间超过一个时钟周期的情况下适用的问题。
为实现上述目的及其他相关目的，本发明提供一种数字延迟锁相环，所述数字延迟锁相环包括：分频器，用于接收第一时钟信号以及分频信息，根据分频信息对第一时钟信号进行分频处理，输出第二时钟信号，所述分频信息包括分频比信号以及占空比信号；信号选择器，与所述分频器相连，用于接收所述第一时钟信号、第二时钟信号与选择信号，根据选择信号选择第一时钟信号或第二时钟信号作为第三时钟信号输出；延迟线，与所述信号选择器相连，用于接收所述第三时钟信号与延迟控制信号，根据延迟控制信号对所述第三时钟信号进行延迟，输出第四时钟信号；鉴相器，与所述信号选择器以及延迟线相连，用于接收第三时钟信号和第四时钟信号，并进行鉴相处理，输出鉴相判断信号；状态机，与所述分频器、信号选择器、延迟线以及鉴相器相连，用于接收鉴相判断信号，并根据鉴相判断信号以及设定的状态逻辑调整控制输出的所述分频信息、选择信号、延迟控制信号，以实现第四时钟信号相对于第一时钟信号的延迟时间为第一时钟信号周期的倍数。
可选地，所述延迟线包括串联的N个相同的延迟单元，N为自然数，串联的第一个延迟单元的输入为所述延迟线的输入，串联的最后一个延迟单元的输出为所述延迟线的输出；每一个延迟单元都接收所述延迟控制信号，根据所述延迟控制信号对输入所述延迟单元的时钟信号进行相应的延迟处理，输出处理后的时钟信号。
可选地，所述延迟线还输出N个相位时钟信号；当N>＝2时，N个所述相位时钟信号分别为串联的N个延迟单元输入信号。
可选地，所述数字延迟锁相环还包括一个时钟相位切换电路，所述时钟相位切换电路包括N个输入端、N个输出端以及一个控制端；所述延迟线输出的N个相位时钟信号输入到所述时钟相位切换电路的N个输入端；所述状态机还用于根据设定的状态逻辑确定输出一个相位交换信号，所述时钟相位切换电路的控制端接收所述相位交换信号，并根据所述相位交换信号调整各个输入信号的输出位置，以保证N个输出端任意两个相邻位置输出的信号间的相位差为1/N个第一时钟的时钟周期。
可选地，所述N为偶数，所述时钟相位切换电路输出偶数相位的时钟信号。
可选地，所述N也可以为奇数，所述时钟相位切换电路输出奇数相位的时钟信号。
本发明还提供一种数字延迟锁相环锁定方法，应用于如上所述的数字延迟锁相环，所述数字延迟锁相环锁定方法包括：设定延迟控制信号，以让延迟线产生的最小延迟时间；选择分频器产生的分频时钟信号为延迟线的输入信号，根据得到的鉴相判断信号对分频信息进行反馈调整，所述分频信息包括分频比以及占空比，以锁定最小延迟时间的范围；最小延迟时间的范围锁定后，重新设置分频信息使得所述分频器输出新的分频比与占空比；根据得到的鉴相判断信号对延迟控制信号进行调节，使得延迟线的延迟时间锁定在与最小延迟时间相对应的整数个输入时钟信号的周期附近。
可选地，所述数字延迟锁相环锁定方法还包括：选择数字延迟锁相环的输入时钟信号作为延迟线部件的输入信号，根据得到的鉴相判断信号值，对延迟控制信号进行细调，使得延迟线延迟时间锁定在与最小延迟时间范围相对应的整数倍输入时钟信号的周期上。
可选地，对延迟控制信号的调节包括：选择分频器产生的分频时钟信号为延迟线的输入信号时，根据得到的鉴相判断信号对延迟控制信号进行粗调，使得延迟线的延迟时间锁定在与最小延迟时间相对应的整数个输入时钟信号的周期附近；当选择数字延迟锁相环的输入时钟信号作为延迟线的输入信号时，根据得到的鉴相判断信号对延迟控制信号进行细调，一次细调产生的延迟范围小于一次粗调产生的延迟范围，使得延迟线的延迟时间锁定在与最小延迟时间相对应的整数个输入时钟信号的周期上。
可选地，所述数字延迟锁相环锁定方法还包括：当所述细调连续增大减小次数达到预设次数时，停止对延迟控制信号进行细调。
可选地，所述数字延迟锁相环锁定方法还包括：所述延迟线包括串联的N个相同的延迟单元，当N为偶数时，将所述最小延迟时间锁定在输入时钟信号的奇数倍时钟周期上。
可选地，所述数字延迟锁相环锁定方法还包括：在使用了时钟相位切换电路的数字延迟锁相环中，根据锁定的最小延迟时间的范围确定相位交换信号。
可选地，所述延迟线包括串联的N个相同的延迟单元，当N为偶数时，所述时钟相位切换电路输出偶数位时钟信号。
如上所述，本发明的一种数字延迟锁相环及锁定方法，具有以下有益效果：解决了一般延迟锁相环的谐波锁定问题。对数字锁相环中的延迟线，使其最小的延迟时间可以是任意时间，不再受传统的数字延迟锁相环最小延迟时间必须小于输入时钟信号的一个周期的约束；同时，使数字延迟锁相环的设计更加灵活，更容易设计较高的分辨率。
附图说明
图1显示为本发明的数字延迟锁相环的一实施例的模块示意图。
图2显示为本发明的数字延迟锁相环的一实施例的***结构示意图。
图3显示为本发明的数字延迟锁相环的一实施例的电路结构示意图。
图4显示为本发明的数字延迟锁相环锁定方法的一实施例的流程示意图。
图5显示为本发明的数字延迟锁相环锁定方法的一实施例的状态机控制流程示意图。
图6显示为本发明的数字延迟锁相环锁定方法的一实施例的鉴相器输入信号的时序比较示意图。
图7显示为本发明的数字延迟锁相环锁定方法的一实施例的鉴相器输入信号的时序比较示意图。
图8显示为本发明的数字延迟锁相环锁定方法的一实施例的鉴相器输入信号的时序比较示意图。
图9显示为本发明的数字延迟锁相环锁定方法的一实施例的鉴相器输入信号的时序比较示意图。
图10显示为本发明的数字延迟锁相环锁定方法的一实施例的延迟电路的输出信号的时序比较示意图。
图11显示为本发明的数字延迟锁相环锁定方法的一实施例的延迟电路的输出信号的时序比较示意图。
图12显示为本发明的数字延迟锁相环锁定方法的一实施例的延迟电路的输出信号的时序比较示意图。
元件标号说明
1 数字延迟锁相环
11 分频器
12 信号选择器
13 延迟线
14 鉴相器
15 状态机
S1～S4 步骤。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种数字延迟锁相环。在一个实施例中，如图1所示，所述数字延迟锁相环1包括分频器11、信号选择器12、延迟线13、鉴相器14以及状态机15。其中：
分频器11用于接收第一时钟信号以及分频信息，根据分频信息对第一时钟信号进行分频处理，输出第二时钟信号，所述分频信息包括分频比信号以及占空比信号。所述分频信息由状态机15提供。所述分频器11也可称为可编程分频器，能够根据接收的控制信号，包括分频比信号以及占空比信号，对输入的时钟信号(第一时钟信号)进行分频，得到并输出满足分频比以及占空比要求的分频时钟信号，即第二时钟信号。
信号选择器12与所述分频器11相连，用于接收所述第一时钟信号、第二时钟信号与选择信号，根据选择信号选择第一时钟信号或第二时钟信号作为第三时钟信号输出。所述选择信号由状态机15提供。为了实现最小延迟时间超过一个周期的延迟锁相环的延迟控制，需要选择分频器11提供的分频时钟信号(第二时钟信号)。当延迟控制信号确定后，就可以恢复使用原始的输入时钟(第一时钟信号)。
延迟线13与所述信号选择器12相连，用于接收所述第三时钟信号与延迟控制信号，根据延迟控制信号对所述第三时钟信号进行延迟，输出第四时钟信号。所述延迟控制信号由状态机15提供。由于延迟线13本身会产生一定的延迟时间，延迟线13自身的延迟时间可称为最小延迟时间，延迟线13最终产生的延迟时间是最小延迟时间加上延迟控制信号所控制产生的延迟时间。在一个实施例中，所述延迟线13包括串联的N个相同的延迟单元，串联的第一个延迟单元的输入为所述延迟线13的输入，串联的最后一个延迟单元的输出为所述延迟线的输出；每一个延迟单元都接收所述延迟控制信号，根据所述延迟控制信号对输入所述延迟单元的时钟信号进行相应的延迟处理，输出处理后的时钟信号。其中，N为自然数。当N＝1时，所输出的时钟信号与第四信号为同一信号。所述延迟线还输出N个相位时钟信号；当N>＝2时，N个所述相位时钟信号分别为串联的N个延迟单元输入信号。在一个实施例中，所述数字延迟锁相环1还包括一个时钟相位切换电路，所述时钟相位切换电路包括N个输入端、N个输出端以及一个控制端；所述延迟线输出的N个相位时钟信号输入到所述时钟相位切换电路的N个输入端；所述状态机还用于根据设定的状态逻辑确定输出一个相位交换信号，所述时钟相位切换电路的控制端接收所述相位交换信号，并根据所述相位交换信号调整各个输入信号的输出位置，以保证N个输出端任意两个相邻位置输出的信号间的相位差为1/N个第一时钟的时钟周期。作为一个优选的方案，所述N为偶数，所述时钟相位切换电路输出偶数个相位时钟信号。
鉴相器14与所述信号选择器12以及延迟线13相连，用于接收第三时钟信号和第四时钟信号，并进行鉴相处理，输出鉴相判断信号。鉴相判断信号用于判断延迟线13的最小延迟时间的范围，然后用于调整延迟线13的输出时钟信号(第四时钟信号)与延迟线13的输入时钟信号(第三时钟信号)之间的相位差。
状态机15与所述分频器11、信号选择器12、延迟线13以及鉴相器14相连，用于接收鉴相判断信号，并根据鉴相判断信号以及设定的状态逻辑调整控制输出的所述分频信息、选择信号、延迟控制信号，以实现第四时钟信号相对于第一时钟信号的延迟时间为第一时钟信号周期的倍数。状态机15设置分频信息、选择信号、延迟控制信号的初始信号，并根据鉴相器14得到的鉴相判断信号进行状态转换，调整分频信息、选择信号、延迟控制信号。通过调整，最终确定延迟控制信号，以实现第四时钟信号相对于第一时钟信号的延迟时间为第一时钟信号周期的倍数。
在一个实施例中，如图2所示，所述数字延迟锁相环1包括可编程分频器(programming DIVIDER，即分频器11)、选择器(即信号选择器12，MUX2X1)、延迟线13(DelayLine)、鉴相器14(Phase Detector)以及状态机15(State Machine)。其中，分频器11接收状态机15输出的分频信息(DIV_Ratio)，包括分频比信号以及占空比信号。分频器11接收输入的第一时钟信号(CLK_IN)，输出第二时钟信号(CLK_DIV)；所述第二时钟信号是满足分频信息要求的时钟信号。信号选择器12接收第一时钟信号(CLK_IN)和第二时钟信号(CLK_DIV)，且信号选择器12接收选择信号(SEL)，并根据选择信号选择输出第三时钟信号，包括输出的第三时钟信号与第一时钟信号一致(CLK_REF＝CLK_IN)，或者输出第三时钟信号与第二时钟信号一致(CLK_REF＝CLK_DIV)。延迟线13接收第三时钟信号，并根据接收的延迟控制信号(DEL_CC)输出经延迟后的第四时钟信号(CLK_DEL)，同时，延迟线13还输出时钟CLK_OUT作为数字延迟锁相环1的输出时钟。鉴相器13接收第三时钟信号(CLK_REF)以及第四时钟信号(CLK_DEL)，输出鉴相判断信号COMP。状态机15设定DIV_Ratio、SEL、DEL_CC的初始值，并根据COMP的值对DIV_Ratio、SEL、DEL_CC的值进行调整。
在一个实施例中，如图3所示，所述数字延迟锁相环1还包括相位时钟切换电路，数字延迟锁相环1的延迟线由四个相同的延迟单元组成(延迟线具体化为四个串联的数字延迟单元(Dig-Delay Cell)。延迟线可以输出四个相位时钟信号CLK_REF、CLK_DEL1、CLK_DEL2、CLK_DEL3，该输出的4个所述相位时钟信号分别为串联的4个延迟单元输入信号。输出的四个时钟信号CLK_REF、CLK_DEL1、CLK_DEL2、CLK_DEL3，输入到相位时钟切换电路中，相位时钟切换电路接收相位交换信号(swap_en)，将CLK_REF、CLK_DEL1、CLK_DEL2、CLK_DEL3调整为四个相位时钟信号(CLK_0，CLK_90，CLK_180，CLK_270)输出，CLK_0，CLK_90，CLK_180，CLK_270分别代表与原输入时钟信号(第一时钟信号，CLK_IN)的相位差为0°，90°，180°，270°，其相位间距为输入时钟信号的时钟周期的1/4。其中，相位差为360°时与相位差为0°时相同，都代表一个输出的时钟信号与第一时钟信号的相位差为第一时钟信号的时钟周期的倍数。在其他实施例中，所输出的四个时钟信号CLK_REF、CLK_DEL1、CLK_DEL2、CLK_DEL3也可直接输入至倍频器或混频器。
本发明还提供一种数字延迟锁相环锁定方法，应用于如上所述的数字延迟锁相环。在一个实施例中，如图4所示，所述数字延迟锁相环锁定方法包括：
步骤S1，设定延迟控制信号，以让延迟线产生的最小延迟时间。具体的产生最小延迟时间的延迟控制信号的值与延迟线之间相关，由延迟线确定。数字延迟锁相环的状态机设定初始的延迟控制信号以产生最小延迟时间，通常设定延迟控制信号为0时，延迟线产生的延迟时间就是最小延迟时间。
步骤S2，选择分频器产生的分频时钟信号为延迟线的输入信号，设置分频器的分频信息，所述频信息包括分频比和占空比；根据得到的鉴相判断信号对分频信息进行反馈调整，以确定最小延迟时间的范围。所述分频比是指分频器输出信号的分频比，所述占空比是指分频器输出信号的占空比；在一个实施例中，通过在数字延迟锁相环在启动时候，将延迟线的输入信号切换到可编程的分频器输出，并结合状态机的算法来判断数字延迟线最小延迟时间Tdel_min的范围，如数字延迟线最小延迟时间Tdel_min与1×Tclk、3×Tclk和5×Tclk之间的大小关系，在一些实施例中，Tclk<10ns，但本发明不限于此，Tclk也可以是任何其他合适的值。
步骤S3，最小延时时间的范围确定后，重新设置分频信息使得所述分频器输出新的分频比与占空比；根据得到的鉴相判断信号对延迟控制信号进行粗调，使得延迟线的延迟时间锁定在与最小延迟时间相对应的整数个输入时钟信号的周期上或附近。在一个实施例中，所述延迟控制信号为粗调延迟控制信号。在一个实施例中，当数字延迟线最小延迟时间Tdel_min小于输入时钟(CLK_IN)的时钟周期Tclk时，延迟线的延迟时间最终锁定在1×Tclk的位置上。数字延迟线最小延迟时间Tdel_min大于3×Tclk小于5×Tclk时，延迟线的延迟时间最终锁定在5×Tclk的位置上。当数字延迟线最小延迟时间Tdel_min大于1×Tclk小于3×Tclk时，延迟线的延迟时间可以锁定在3×Tclk的位置上。在一个实施例中，通过在数字延迟锁相环在启动时候，将延迟线的输入信号切换到可编程的分频器输出，并结合状态机的算法来判断Tdel_min的范围。在一个实施例中，根据步骤S2确定的最小延迟时间的范围，重新设置分频器的分频比(DIV_Ratio)和分频器输出信号的占空比；根据得到的鉴相判断信号COMP对延迟控制信号进行调节，使得延迟线输出的时钟信号锁定在与最小延迟时间的范围相对应的整数倍输入时钟周期上。同时调节相位时钟切换电路的控制信号swap_en。在一个实施例中，当数字延迟线最小延迟时间Tdel_min小于输入时钟(CLK_IN)的时钟周期Tclk时，延迟线的延迟时间最终锁定在1×Tclk的位置上，同时置SWAP_EN等于0；数字延迟线最小延迟时间Tdel_min大于3×Tclk小于5×Tclk时，延迟线的延迟时间最终锁定在5×Tclk的位置上，同时置SWAP_EN等于0；当数字延迟线最小延迟时间Tdel_min大于1×Tclk小于3×Tclk时，延迟线的延迟时间可以锁定在3×Tclk的位置上，同时置swap_en等于1。
在另一实施例中，该方法还可包括步骤S4，选择数字延迟锁相环的输入时钟信号为延迟线的输入信号时，根据得到的鉴相判断信号对延迟控制信号进行细调，使得延迟线输出的第四时钟信号(CLK_DEL)的与输入延迟线的时钟信号间的相位差小于等于一个延迟线的单位延迟时间(即细调延迟线的分辨率)。
在一个实施例中，所述数字延迟锁相环锁定方法还包括：当所述细调连续增大减小次数达到预设次数时，停止对延迟控制信号进行细调。作为一种优选的方案，所述数字延迟锁相环锁定方法还包括：当N等于偶数时，将所述最小延迟时间锁定在输入时钟信号的奇数倍时钟周期上。当N等于奇数时，将所述最小延迟时间锁定在输入时钟信号的整数倍时钟周期上。
在一个实施例中，所述延迟控制信号包括粗调延迟控制信号以及细调延迟控制信号，都用于控制延迟线或延迟线中的延迟单元，状态机分别通过粗调调节粗调延迟控制信号，通过细调调节细调延迟控制信号。在一个实施例中，所述数字延迟锁相环锁定方法还包括：根据得到的鉴相判断信号对延迟控制信号进行细调，使得延迟线的延迟时间锁定在与最小延迟时间相对应的整数个输入时钟信号CLK_IN的周期上。具体地，当粗调结束进入细调后，环路稳定后，所述细调CF会在目标值附近来回震荡(即动态锁定)，当震荡次数达到预设次数时，停止对延迟控制信号进行细调；或者延迟锁相环一直处于动态锁定过程中。
在一个实施例中，所述数字延迟锁相环锁定方法还包括：在使用了时钟相位切换电路的数字延迟锁相环中，根据锁定的最小延迟时间的范围确定相位交换信号。在一个实施例中，所述时钟相位切换电路输出偶数位时钟信号。
在一个实施例中，所述数字延迟锁相环如图3所示，所采用的数字延迟锁相环锁定方法的状态机状态控制逻辑如图5所示。其中，状态机的状态01为初始状态：选择信号(SEL)＝1，DEL_CC设置成控制延迟线输出最小延迟时间。即状态机设置初始状态(状态01)为：将输出的信号选择器的选择信号SEL置1，使数字延迟线输入信号CLK_REF来自可编程分频器的输出，即选择分频时钟信号；输出的延迟控制信号设置为使得控制延迟线输出的延迟时间为最小，假定此时DEL_CC＝DEL_CC_O，通常DEL_CC_O＝0。此时延迟线输出最小延迟时间Tdel_min。
在状态02下，根据鉴相器的输出COMP(或Comp)判断延迟线最小延迟时间Tdel_min与3×Tclk之间的大小关系。状态机先设置分频器的分频信息(DIV_Ratio)中，分频比信号Divider_ratio＝6，占空比信号Duty_cycle＝3/6。此时，鉴相器将输出鉴相判断信号COMP。当状态机接收到的COMP信号等于0时，参见图6，说明延迟线的最小延迟时间Tdel_min大于3×Tclk(输入时钟的时钟周期)，状态机下一步跳转至状态04中；反之，当状态机接收到的COMP信号等于1时，参见图7，说明延迟线的最小延迟时间Tdel_min小于3×Tclk，状态机下一步跳转至状态03中。
在状态03下，根据鉴相器的输出COMP判断延迟线最小延迟时间Tdel_min与1×Tclk之间的大小关系。状态机先设置分频器的分频信息(DIV_Ratio)中，分频比信号Divider_ratio＝6，占空比信号Duty_cycle＝1/6。此时，鉴相器将输出鉴相判断信号COMP。当状态机接收到的COMP信号等于0时，参见图8，说明延迟线的最小延迟时间Tdel_min大于1×Tclk(输入时钟的时钟周期)，状态机下一步跳转至状态05中；反之，当状态机接收到的COMP信号等于1时，参见图9，说明延迟线的最小延迟时间Tdel_min小于1×Tclk，状态机下一步跳转至状态04中。
在状态04下，状态机粗调延迟线的延迟控制信号DEL_CC，将延迟线的延迟时间锁定在1×Tclk或5×Tclk处。状态机先设置分频器的分频信息(DIV_Ratio)中，分频比信号Divider_ratio＝2，占空比信号Duty_cycle＝1/2；同时设置时钟相位切换电路的输入信号swap_en为0；并根据比较器的输出COMP的值来调整延迟控制信号。此时对延迟控制信号的调整为粗调，粗调的大小采用CC的值来表示，当COMP＝＝1时，CC＝CC+1；直到COMP＝＝0时，CC＝CC-1，如此循环，使数字延迟锁相环可以一直处于状态04下，即CC一直随COMP的值变化，在CC的目标值附近来回震荡，实现动态锁定；也可以在状态机进入状态04后，根据CC或COMP的来回震荡次数达到一定预设数值后，状态机停止工作，实现静态锁定。
在另一实施例中，在状态04下进行粗调，在直到COMP＝＝0时，CC＝CC-1，状态机的状态跳转至状态06。
在状态05下，状态机粗调延迟线的延迟控制信号DEL_CC，将延迟线的延迟时间锁定在3×Tclk附近。状态机先设置分频器的分频信息(DIV_Ratio)中，分频比信号Divider_ratio＝6，占空比信号Duty_cycle＝3/6；同时设置时钟相位切换电路的输入信号swap_en为1；并根据比较器的输出COMP的值来调整延迟控制信号。此时对延迟控制信号的调整为粗调，粗调的大小采用CC的值来表示，当COMP＝＝1时，CC＝CC+1；直到COMP＝＝0时，CC＝CC-1，如此循环，使数字延迟锁相环可以一直处于状态05下，即CC一直随COMP的值变化，在CC的目标值附近来回震荡，实现动态锁定；也可以在状态机进入状态05后，根据CC或COMP的来回震荡次数达到一定预设数值后，状态机停止工作，实现静态锁定。
在另一实施例中，在状态05下进行粗调，在直到COMP＝＝0时，CC＝CC-1，状态机的状态可进一步跳转至状态06。
在状态06下，延迟线切换为信号CLK_IN，状态机细调延迟线的延迟控制信号DEL_CF，并对数字延迟锁相环进行锁定。状态机设置信号选择器的选择信号SEL等于0，即将延迟线输入CLK_REF信号切换为***输入信号CLK_IN，并根据比较器的输出COMP的值来调整延迟控制信号。此时对延迟控制信号的调整为细调，细调的大小采用CF的值来表示，当COMP＝＝1时，CF＝CF-1；当COMP＝＝0时，CF＝CF+1，如此循环。
数字延迟锁相环可以一直处于状态06下，即CF一直随COMP的值变化，在CF的目标值附近来回震荡，实现动态锁定；也可以在状态机进入状态06后，根据CF或COMP的来回震荡次数达到一定预设数值后，状态机停止工作，实现静态锁定。
最终，在不同的最小延迟时间范围内数字延迟锁相环输出的4个相位时钟信号如图10到12所示。其中，图10显示了当最小延迟时间小于1×Tclk(输入时钟的时钟周期)时，最终延迟线锁定在1×Tclk，4个相位时钟信号以及输出的时钟信号之间的相位关系。图11显示了当最小延迟时间大于3×Tclk(输入时钟的时钟周期)时，最终延迟线锁定在5×Tclk，4个相位时钟信号以及输出的时钟信号之间的相位关系。图12显示了当最小延迟时间小于3×Tclk并且大于1×Tclk(输入时钟的时钟周期)时，最终延迟线锁定在3×Tclk，4个相位时钟信号以及输出的时钟信号之间的相位关系。
综上所述，本发明可以使数字锁相环的最小延迟时间不受小于一个输入时钟周期的限制，解决了一般延迟锁相环的谐波锁定问题。对数字锁相环中的延迟线，使其最小的延迟时间可以是任意时间，不再受传统的数字延迟锁相环的约束；同时，使得数字延迟锁相环的设计更加灵活，更容易设计较高的分辨率。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (11)

1.一种数字延迟锁相环，其特征在于，所述数字延迟锁相环包括：
分频器，用于接收第一时钟信号以及分频信息，根据分频信息对第一时钟信号进行分频处理，输出第二时钟信号，所述分频信息包括分频比信号以及占空比信号；
信号选择器，与所述分频器相连，用于接收所述第一时钟信号、第二时钟信号与选择信号，根据选择信号选择第一时钟信号或第二时钟信号作为第三时钟信号输出；
延迟线，与所述信号选择器相连，用于接收所述第三时钟信号与延迟控制信号，根据延迟控制信号对所述第三时钟信号进行延迟，输出第四时钟信号；
鉴相器，与所述信号选择器以及延迟线相连，用于接收第三时钟信号和第四时钟信号，并进行鉴相处理，输出鉴相判断信号；
状态机，与所述分频器、信号选择器、延迟线以及鉴相器相连，用于设定所述延迟控制信号，以让所述延迟线产生最小延迟时间，并根据接收的鉴相判断信号对分频信息进行反馈调整，以锁定最小延迟时间的范围，重新设置所述分频器的分频比和输出占空比，并根据所述鉴相判断信号的值粗调延迟控制信号，使得延迟线部件的延迟时间锁定在与最小延迟时间范围相对应的整数倍输入时钟信号的周期上，以实现第四时钟信号相对于第一时钟信号的延迟时间为第一时钟信号周期的倍数。
2.根据权利要求1所述的数字延迟锁相环，其特征在于：所述延迟线包括串联的N个相同的延迟单元，N为自然数，串联的第一个延迟单元的输入为所述延迟线的输入，串联的最后一个延迟单元的输出为所述延迟线的输出；每一个延迟单元都接收所述延迟控制信号，根据所述延迟控制信号对输入所述延迟单元的时钟信号进行相应的延迟处理，输出延迟处理后的时钟信号。
3.根据权利要求2所述的数字延迟锁相环，其特征在于：所述延迟线还输出N个相位时钟信号；当N>＝2时，N个所述相位时钟信号分别为串联的N个延迟单元输入信号。
4.根据权利要求2或3所述的数字延迟锁相环，其特征在于：所述数字延迟锁相环还包括一个时钟相位切换电路，所述时钟相位切换电路包括N个输入端、N个输出端以及一个控制端；所述延迟线输出的N个相位时钟信号输入到所述时钟相位切换电路的N个输入端；所述状态机还用于根据设定的状态逻辑确定输出一个相位交换信号，所述时钟相位切换电路的控制端接收所述相位交换信号，并根据所述相位交换信号调整各个输入信号的输出位置，以保证N个输出端任意两个相邻位置输出的信号间的相位差为1/N个第一时钟的时钟周期。
5.一种数字延迟锁相环锁定方法，应用于如权利要求1至4中任一权利要求所述的数字延迟锁相环，其特征在于：所述数字延迟锁相环锁定方法包括：
设定延迟控制信号，以让延迟线产生最小延迟时间；
选择分频器产生的分频时钟信号为延迟线的输入信号，根据得到的鉴相判断信号对分频信息进行反馈调整，以锁定最小延迟时间的范围，其中所述分频信息包括分频比以及占空比；
根据已经确定的最小延迟时间的范围，重新设置分频器的分频比和输出占空比，并根据鉴相判断信号值，粗调延迟控制信号，使得延迟线部件的延迟时间锁定在与最小延迟时间范围相对应的整数倍输入时钟信号的周期上。
6.根据权利要求5所述的数字延迟锁相环锁定方法，其特征在于，所述数字延迟锁相环锁定方法还包括：将选择数字延迟锁相环的输入时钟信号作为延迟线部件的输入信号，根据得到的鉴相判断信号值，对延迟控制信号进行细调，使得延迟线延迟时间锁定在与最小延迟时间范围相对应的整数倍输入时钟信号的周期上。
7.根据权利要求6所述的数字延迟锁相环锁定方法，其特征在于：所述数字延迟锁相环锁定方法还包括：当所述细调连续增大减小次数达到预设次数时，停止对延迟控制信号进行细调。
8.根据权利要求5所述的数字延迟锁相环锁定方法，其特征在于：所述数字延迟锁相环锁定方法还包括：所述延迟线包括串联的N个相同的延迟单元，当N等于偶数时，将所述最小延迟时间锁定在输入时钟信号的奇数倍时钟周期上。
9.根据权利要求5所述的数字延迟锁相环锁定方法，其特征在于：所述数字延迟锁相环锁定方法还包括：在使用了时钟相位切换电路的数字延迟锁相环中，根据锁定的最小延迟时间的范围确定相位交换信号。
10.根据权利要求5所述的数字延迟锁相环锁定方法，其特征在于：所述分频信息、选择信号、粗调延迟控制信号通过状态机根据鉴相判断信号以及设定的状态逻辑来调整。
11.根据权利要求6所述的数字延迟锁相环锁定方法，其特征在于：所述分频信息、选择信号、粗调延迟控制信号和细调延迟控制信号通过状态机根据鉴相判断信号以及设定的状态逻辑来调整。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107872221B (zh) * 2016-09-26 2021-04-27 深圳市中兴微电子技术有限公司 一种全相位数字延迟锁相环装置及工作方法
CN108809279B (zh) * 2017-04-28 2021-12-21 展讯通信（上海）有限公司 占空比校准电路和射频终端
EP3435098B1 (en) * 2017-07-25 2022-07-06 Socionext Inc. Phase measurement
US10110240B1 (en) * 2017-10-17 2018-10-23 Micron Technology, Inc. DLL circuit having variable clock divider
CN111865303B (zh) * 2019-09-25 2023-11-21 新华三技术有限公司 一种时钟鉴相方法及装置
CN113114227B (zh) * 2019-12-25 2023-07-18 澜至电子科技（成都）有限公司 多相位时钟信号相位差检测电路与方法、数字相位调制***
TWI703827B (zh) * 2019-12-25 2020-09-01 新唐科技股份有限公司 時脈倍頻器
CN111049518A (zh) * 2019-12-30 2020-04-21 西安智多晶微电子有限公司 一种数字延迟锁相环及其锁定方法
KR20220003712A (ko) 2020-07-02 2022-01-11 삼성전자주식회사 지연 고정 루프 회로의 지연 회로 및 지연 고정 루프 회로
CN113179099B (zh) * 2020-09-18 2022-04-01 上海司南卫星导航技术股份有限公司 一种锁相环电路和其控制方法、半导体器件及电子设备
CN113037278A (zh) * 2021-03-16 2021-06-25 重庆百瑞互联电子技术有限公司 一种优化延迟锁定电路的方法、装置及存储介质
CN113098499B (zh) * 2021-04-06 2024-05-31 中国科学院微电子研究所 一种延迟锁相环
US11909399B2 (en) * 2022-05-31 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. System and semiconductor device therein
CN115276643B (zh) 2022-08-16 2023-04-07 杭州地芯科技有限公司 分数分频装置、射频收发机和配置相位延迟的方法
CN117672296A (zh) * 2022-08-22 2024-03-08 长鑫存储技术有限公司 一种延迟锁相环和存储器
CN116800259B (zh) * 2023-07-12 2024-02-09 高澈科技(上海)有限公司 基于动态元素匹配的延迟线电路
CN116743155A (zh) * 2023-08-14 2023-09-12 浙江力积存储科技有限公司 一种延迟锁相环和存储器
CN118249806A (zh) * 2024-05-21 2024-06-25 西北工业大学 一种基于多相位注入及校正的低抖动注入锁定锁相环

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183867A (zh) * 2006-04-20 2008-05-21 瑞昱半导体股份有限公司 具可变延迟时钟的时钟产生装置及其方法
CN101478308A (zh) * 2009-01-13 2009-07-08 北京时代民芯科技有限公司 基于延时锁定环的可配置频率合成电路
CN101789783A (zh) * 2009-01-22 2010-07-28 中芯国际集成电路制造(上海)有限公司 数字延迟锁相环
CN101841332A (zh) * 2010-04-22 2010-09-22 苏州国芯科技有限公司 一种数字锁相环
US8384456B1 (en) * 2011-11-18 2013-02-26 Texas Instruments Incorporated Integrated phase-locked and multiplying delay-locked loop with spur cancellation
CN102957422A (zh) * 2011-08-30 2013-03-06 中国科学院电子学研究所 一种数字延时锁定环电路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100809692B1 (ko) * 2006-08-01 2008-03-06 삼성전자주식회사 작은 지터를 갖는 지연동기 루프 회로 및 이의 지터감소방법
US8125254B1 (en) * 2009-11-05 2012-02-28 Altera Corporation Techniques for configuring multi-path feedback loops

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101183867A (zh) * 2006-04-20 2008-05-21 瑞昱半导体股份有限公司 具可变延迟时钟的时钟产生装置及其方法
CN101478308A (zh) * 2009-01-13 2009-07-08 北京时代民芯科技有限公司 基于延时锁定环的可配置频率合成电路
CN101789783A (zh) * 2009-01-22 2010-07-28 中芯国际集成电路制造(上海)有限公司 数字延迟锁相环
CN101841332A (zh) * 2010-04-22 2010-09-22 苏州国芯科技有限公司 一种数字锁相环
CN102957422A (zh) * 2011-08-30 2013-03-06 中国科学院电子学研究所 一种数字延时锁定环电路
US8384456B1 (en) * 2011-11-18 2013-02-26 Texas Instruments Incorporated Integrated phase-locked and multiplying delay-locked loop with spur cancellation

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