CN106528452B - 动态逻辑分段方法以及使用该方法的装置 - Google Patents

动态逻辑分段方法以及使用该方法的装置 Download PDF

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Abstract

本发明提出一种动态逻辑分段方法以及使用该方法的装置，该方法由处理单元执行，包含下列步骤。取得关联于储存单元的储存单元识别码，其中的储存单元耦接于处理单元。取得相应于储存单元识别码的多个参数，以及依据参数计算实体超页面长度。取得数据缓存器的长度，依据实体超页面长度及数据缓存器的长度计算逻辑区段数量，以及储存逻辑区段数量于动态随机存取存储器。

Description

动态逻辑分段方法以及使用该方法的装置
技术领域
本发明有关于一种快闪存储器装置，特别是一种动态逻辑分段方法以及使用该方法的装置。
背景技术
快闪存储器装置通常分为NOR快闪装置与NAND快闪装置。NOR快闪装置为随机存取装置，而可于地址脚位上提供任何的地址，用以存取NOR快闪装置的主装置(host)，并及时地由NOR快闪装置的数据脚位上获得储存于该地址上的数据。相反地，NAND快闪装置并非随机存取，而是序列存取。NAND快闪装置无法像NOR快闪装置一样，可以存取任何随机地址，主装置反而需要写入序列的位元组(bytes)的值到NAND快闪装置中，用以定义请求命令(command)的类型(如，读取、写入、抹除等)，以及用在此命令上的地址。地址可指向一个页面(在快闪存储器中的一个写入作业的最小数据块)或一个区块(在快闪存储器中的一个抹除作业的最小数据块)。实际上，NAND快闪装置通常从存储器单元(memory cells)上读取或写入完整的数页数据。当一整页的数据从阵列读取到装置中的缓存器(buffer)后，藉由使用提取信号(strobe signal)顺序地敲出(clock out)内容，让主单元可逐位元组或字元组(words)存取数据。快闪存储器装置中可配备不同的储存单元类型，而逻辑区段数量也会因应不同的储存单元类型改变。传统上，需要准备不同版本的固件来因应不同的逻辑区段数量。因此，本发明提出一种动态逻辑分段方法以及使用该方法的装置，用以克服上述的缺陷。
发明内容
本发明的实施例提出一种动态分段方法，由处理单元执行，包含下列步骤。取得关联于储存单元的储存单元识别码，其中的储存单元耦接于处理单元。取得相应于储存单元识别码的多个参数，以及依据参数计算实体超页面长度。取得数据缓存器的长度，依据实体超页面长度及数据缓存器的长度计算逻辑区段数量，以及储存逻辑区段数量于动态随机存取存储器。
本发明的实施例提出一种动态分段装置，至少包含存取介面，耦接于储存单元；以及处理单元。处理单元透过存取介面取得关联于储存单元的储存单元识别码，其中的储存单元耦接于处理单元。处理单元取得相应于储存单元识别码的多个参数，以及依据参数计算实体超页面长度。处理单元取得数据缓存器的长度，依据实体超页面长度及数据缓存器的长度计算逻辑区段数量，以及储存逻辑区段数量于动态随机存取存储器。
附图说明
图1是依据本发明实施例的快闪存储器的***架构示意图。
图2是依据本发明实施例的存取介面与储存单元的方块图。
图3是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。
图4是依据本发明实施例的实体超页面示意图。
图5是依据本发明实施例的计算逻辑区段数量的方法流程图。
图6是依据本发明实施例的逻辑区段示意图。
图7是依据本发明实施例的数据读取方法流程图。
图8是依据本发明实施例的跨区块的循序读取示意图。
符号说明
10 ***；
110 处理单元；
120 数据缓存器；
130 动态随机存取存储器；
140 只读存储器；
150 存取介面；
160 主装置；
170 存取介面；
170_0～170_j 存取子介面；
180 储存单元；
180_0_0～180_j_i 储存子单元；
320_0_0～320_0_i 芯片致能控制信号；
400 实体超页面；
S510～S560 方法步骤；
600_0、600_1、600_2、600_3 逻辑区段；
S710～S771 方法步骤；
810、830 区块；
P0_Pg0～P3_Pg255 页面。
具体实施方式
以下说明为完成发明的较佳实现方式，其目的在于描述本发明的基本精神，但并不用以限定本发明。实际的发明内容必须参考之后的权利要求范围。
必须了解的是，使用于本说明书中的“包含”、”包括”等词，用以表示存在特定的技术特征、数值、方法步骤、作业处理、元件以及/或组件，但并不排除可加上更多的技术特征、数值、方法步骤、作业处理、元件、组件，或以上的任意组合。
在申请文本中使用如”第一”、"第二"、"第三"等词用来修饰权利要求中的元件，并非用来表示之间具有优先权顺序，先行关系，或者是一个元件先于另一个元件，或者是执行方法步骤时的时间先后顺序，仅用来区别具有相同名字的元件。
图1是依据本发明实施例的快闪存储器的***架构示意图。快闪存储器的***架构10中包含处理单元110，用以写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。详细来说，处理单元110透过存取介面170写入数据到储存单元180中的指定地址，以及从储存单元180中的指定地址读取数据。***架构10使用数个电子信号来协调处理单元110与储存单元180间的数据与命令传递，包含数据线(data line)、时脉信号(clock signal)与控制信号(control signal)。数据线可用以传递命令、地址、读出及写入的数据；控制信号线可用以传递芯片致能(chip enable,CE)、地址提取致能(addresslatch enable,ALE)、命令提取致能(command latch enable,CLE)、写入致能(writeenable,WE)等控制信号。存取介面170可采用双倍数据率(double data rate,DDR)通讯协定与储存单元180沟通，例如，开放NAND快闪(open NAND flash interface,ONFI)、双倍数据率开关(DDR toggle)或其他介面。处理单元110另可使用存取介面150透过指定通讯协定与主装置160进行沟通，例如，通用串行总线(universal serial bus,USB)、先进技术附着(advanced technology attachment,ATA)、序列先进技术附着(serial advancedtechnology attachment,SATA)、快速周边元件互联(peripheral componentinterconnect express,PCI-E)或其他介面。快闪存储器另配置数据缓存器120，用以暂存欲写入储存单元180的数据以及从储存单元180读出的数据。数据缓存器120可以静态随机存取存储器(SRAM,Static Random Access Memory)实施。
储存单元180可包含多个储存子单元，每一个储存子单元实施于一个晶粒(die)上，各自使用关联的存取子介面与处理单元110进行沟通。图2是依据本发明实施例的存取介面与储存单元的方块图。快闪存储器10可包含j+1个存取子介面170_0至170_j，存取子介面又可称为通道(channel)，每一个存取子介面连接i+1个储存子单元。换句话说，i+1个储存子单元共享一个存取子介面。例如，当快闪存储器10包含4个通道(j＝3)且每一个通道连接4个储存单元(i＝3)时，快闪存储器10一共拥有16个储存单元180_0_0至180_j_i。处理单元110可驱动存取子介面170_0至170_j中之一，从指定的储存子单元读取数据。每个储子单元拥有独立的芯片致能(CE)控制信号。换句话说，当欲对指定的储存子单元进行数据读取时，需要驱动关联的存取子介面致能此储存子单元的芯片致能控制信号。图3是依据本发明实施例的一个存取子介面与多个储存子单元的连接示意图。处理单元110可透过存取子介面170_0使用独立的芯片致能控制信号320_0_0至320_0_i来从连接的储存子单元180_0_0至180_0_i中选择出其中一，接着，透过共享的数据线310_0从选择出的储存子单元的指定位置读取数据。图4是依据本发明实施例的实体超页面(super page)示意图。假设储存单元180包含八个储存子单元180_0_0～180_1_3，而每一个储存子单元又可称为一个数据平面(data plane)。每个数据平面可储存多个页面(pages)的数据，每个页面为固定大小长度，例如4K、8K、16K位元组。每个数据平面中的一个特定页面集合形成一个实体超页面。例如，数据平面180_0_0～180_1_3中的第0个页面集合形成实体超页面400。
由于快闪存储器中可设置不同类型的储存单元180，所以，于开机后，需要据此计算逻辑区段(logical partitions)的数量。图5是依据本发明实施例的计算逻辑区段数量的方法流程图。此方法由处理单元110于载入并执行特定固件时实施。首先，取得储存单元识别码(步骤S510)及相应于储存单元识别码的参数(步骤S520)。于步骤S510，处理单元110可透过存取介面170向储存单元180询问储存单元识别码。储存单元识别码又可称为快闪识别码(flash ID)，快闪识别码可使用6位元组(bytes)表示。于步骤S520，只读存储器140可储存一个对照表，并且对照表储存每一个储存单元识别码对应的多个参数。参数包含页面长度、储存子单元数量以及每个储存子单元中的数据页面数量。处理单元110藉由查找对照表取得相应于储存单元识别码的参数。范例的对照表可参考表1。
表1
Figure BDA0000824034340000041
Figure BDA0000824034340000051
接着，依据参数计算实体超页面长度(步骤S530)。处理单元110可使用公式(1)计算此实体超页面长度：
α＝p*q*r (1)
其中，α代表实体超页面长度，p代表页面长度，q代表储存子单元数量，以及r代表每一储存子单元的数据页面数量。此外，另取得数据缓存器120的长度(步骤S540)。依据实体超页面的长度以及数据缓存器120的长度计算逻辑区段数量(步骤S550)。处理单元110可使用公式(2)计算逻辑区段数量：
Np＝α/gcd(α,β) (2)
其中，Np代表逻辑区段数量，gcd()代表最大公因数函数，α代表实体超页面长度，以及β代表数据缓存器120的长度。最后，储存逻辑区段数量于动态随机存取存储器130(步骤S560)。假设数据缓存器120的长度为16K位元组。举一个例子来说，表1中储存单元识别码为1的实体超页面的长度为64K位元组，则计算后的逻辑区段数量为4(＝64/gcd(64,16))。图6是依据本发明实施例的逻辑区段示意图。依据计算后的结果，一个实体超页面切分为4个逻辑区段。例如，储存子单元180_0_0以及储存子单元180_0_1的第0个页面形成第0个逻辑区段600_0，储存子单元180_0_2以及储存子单元180_0_3的第0个页面形成第1个逻辑区段600_1，依此类推。表2显示使用公式(1)及(2)计算后的逻辑区段切分结果。
表2
Figure BDA0000824034340000052
计算出的逻辑区段数量可使用于后续的数据读取作业。图7是依据本发明实施例的数据读取方法流程图。此方法由处理单元110于载入并执行特定固件时实施。从主装置160接收一或多个读取命令后(步骤S710)，判断主装置160所请求的数据是否形成一个循序读取作业(步骤S720)。如果不是，则透过存取介面170传送随机读取命令给储存单元180，用以读取特定逻辑区块地址的数据(步骤S771)。如果是，则执行循序读取程序，以精简(compact)的读取命令从储存单元180读取大量的循序数据(步骤S731至S757)。
于循序读取程序中，处理单元透过存取介面170传送区块读取(block read)命令给储存单元180，用以指示接下来的读取命令用以读取特定区块的数据(步骤S731)。接着，反复执行一个快取读取回圈(cache-read loop)，用以读取特定区块中的所有数据(步骤S733至S753)。于快取读取回圈中，处理单元110传送快取读取命令(cache-read command)给储存单元180，用以读取此区块中的第0个或下一个逻辑区段的数据(步骤S733)并且将计数器设为零(步骤S734)。于步骤S733，发送一个快取读取命令可读取一个逻辑区段中所有特定页面的数据，例如第0个逻辑区段中所有第0页的数据。于此须注意的是，快取读取命令中省略了读取区块的资讯。接着，透过存取介面170从储存单元180读取此逻辑区段的所有此页面数据(步骤S735)，将计数器加一(步骤S737)，并且判断是否接收完所有逻辑区段的数据(步骤S751)。若是，则继续判断是否接收完此区块中的所有页面数据(步骤S753)；否则，从储存单元180读取下一个逻辑区段中的所有此页面数据(步骤S735)。于步骤S753，详细来说，处理单元110读取动态随机存取存储器130中的逻辑区段数量，并且判断计数器是否等于逻辑区段数量乘以一个数据平面拥有的页面数量。若是，则代表接收完此区块中的所有页面数据。当接收完此区块中的所有页面数据时(步骤S753中”是”的路径)，继续判断是否处理完主装置160请求的所有数据读取(步骤S755)。此外，当尚未接收完此区块中的所有页面数据时(步骤S753中”否”的路径)，透过存取介面170继续传送一个快取读取命令，用以读取下一个逻辑区段中所有特定页面的数据(步骤S733)。当处理完所有的数据读取时(步骤S755中”是”的路径)，结束整个流程。当尚未处理完所有的数据读取时(步骤S755中”否”的路径)，透过存取介面170传送快取读取结束命令给储存单元180(步骤S757)，接着，透过存取介面170传送区块读取(block read)命令给储存单元180，用以指示接下来的读取命令用以读取下一个区块的数据(步骤S731)。
图8是依据本发明实施例的跨区块的循序读取示意图。假设每一个数据平面拥有256个页面，且储存单元180中的数据平面可将划分出4个逻辑区段。当判断计数器以计数到1024(步骤S753中”是”的路径)以及尚未处理完所有的数据读取时(步骤S755中”否”的路径)，透过存取介面170传送一个快取读取结束命令给储存单元180(步骤S757)，接着，透过存取介面170传送区块读取(block read)命令给储存单元180，用以指示接下来的读取命令用以读取区块830的数据(步骤S731)。
虽然图1中包含了以上描述的元件，但不排除在不违反发明的精神下，使用更多其他的附加元件，已达成更佳的技术效果。此外，虽然图5以及图7的流程图采用指定的顺序来执行，但是在不违法发明精神的情况下，熟悉本技术领域者可以在达到相同效果的前提下，修改这些步骤间的顺序，所以，本发明并不局限于仅使用如上所述的顺序。此外，熟悉本技术领域者亦可以将若干步骤整合为一个步骤，或者是除了这些步骤外，循序或平行地执行更多步骤，本发明亦不因此而局限。
虽然本发明使用以上实施例进行说明，但需要注意的是，这些描述并非用以限缩本发明。相反地，此发明涵盖了熟悉本技术领域者显而易见的修改与相似设置。所以，申请权利要求范围须以最宽广的方式解释来包含所有显而易见的修改与相似设置。

Claims (12)

1.一种动态逻辑分段方法，由一处理单元执行，包含：
取得关联于一储存单元的一储存单元识别码，其中上述储存单元耦接于上述处理单元；
藉由查找一只读存储器中的一对照表取得一页面长度、一储存子单元数量以及每一储存子单元包含的一数据页面数量；
依据上述页面长度、上述储存子单元数量以及上述数据页面数量计算一实体超页面长度；
取得一数据缓存器的一长度；
依据上述实体超页面长度及上述数据缓存器的上述长度计算一逻辑区段数量；以及
储存上述逻辑区段数量于一动态随机存取存储器，
其中上述实体超页面长度使用公式(1)计算：
α＝p*q*r (1)
其中，α代表上述实体超页面长度，p代表上述页面长度，q代表上述储存子单元数量，以及r代表每一上述储存子单元的上述数据页面数量；
其中上述逻辑区段数量使用公式(2)计算：
Np＝α/gcd(α,β) (2)
其中，Np代表上述逻辑区段数量，gcd()代表最大公因数函数，α代表上述实体超页面长度，以及β代表上述数据缓存器的上述长度。
2.如权利要求1所述的动态逻辑分段方法，其特征在于，于取得关联于一储存单元的一储存单元识别码的步骤，还包含：
透过一存取介面向上述储存单元询问上述储存单元识别码。
3.如权利要求1所述的动态逻辑分段方法，其特征在于，还包含：
于一循序读取程序中，判断是否接收完一区块中的所有页面数据以及尚未处理完所有的数据读取；以及
若是，则透过一存取介面传送一快取读取结束命令给上述储存单元，以及透过上述存取介面传送一区块读取命令给上述储存单元，用以指示接下来的读取命令用以读取下一区块的数据。
4.如权利要求3所述的动态逻辑分段方法，其特征在于，读取完上述区块中的一逻辑区段的所有页面数据后，将一计数器加一。
5.如权利要求4所述的动态逻辑分段方法，其特征在于，于判断是否接收完一区块中的所有页面数据的步骤，还包含：
读取上述动态随机存取存储器中的上述逻辑区段数量；
判断上述计数器是否等于上述逻辑区段数量乘以每一上述储存子单元拥有的一页面数量；以及
若是，则代表接收完上述区块中的所有页面数据。
6.如权利要求3所述的动态逻辑分段方法，其特征在于，还包含：
若否，透过上述存取介面传送一快取读取命令给上述储存单元，用以读取下一逻辑区段中的所有页面数据。
7.一种动态逻辑分段装置，包含：
一存取介面，耦接于一储存单元；
一处理单元，透过上述存取介面取得关联于上述储存单元的一储存单元识别码，其中上述储存单元耦接于上述处理单元；藉由查找一只读存储器中的一对照表取得一页面长度、一储存子单元数量以及每一储存子单元包含的一数据页面数量；
依据上述页面长度、上述储存子单元数量以及上述数据页数量计算一实体超页面长度；取得一数据缓存器的一长度；依据上述实体超页面长度及上述数据缓存器的上述长度计算一逻辑区段数量；以及储存上述逻辑区段数量于一动态随机存取存储器，
其中上述实体超页面长度使用公式(1)计算：
α＝p*q*r (1)
其中，α代表上述实体超页面长度，p代表上述页面长度，q代表上述储存子单元数量，以及r代表每一上述储存子单元的上述数据页面数量；
其中上述逻辑区段数量使用公式(2)计算：
Np＝α/gcd(α,β) (2)
其中，Np代表上述逻辑区段数量，gcd()代表最大公因数函数，α代表上述实体超页面长度，以及β代表上述数据缓存器的上述长度。
8.如权利要求7所述的动态逻辑分段装置，其特征在于，上述处理单元透过上述存取介面向上述储存单元询问上述储存单元识别码。
9.如权利要求7所述的动态逻辑分段装置，其特征在于，上述处理单元于一循序读取程序中，判断是否接收完一区块中的所有页面数据以及尚未处理完所有的数据读取；以及，若是，则透过一存取介面传送一快取读取结束命令给上述储存单元，以及透过上述存取介面传送一区块读取命令给上述储存单元，用以指示接下来的读取命令用以读取下一区块的数据。
10.如权利要求9所述的动态逻辑分段装置，其特征在于，上述处理单元读取完上述区块中的一逻辑区段的所有页面数据后，将一计数器加一。
11.如权利要求10所述的动态逻辑分段装置，其特征在于，上述处理单元读取上述动态随机存取存储器中的上述逻辑区段数量；判断上述计数器是否等于上述逻辑区段数量乘以每一上述储存子单元拥有的一页面数量；以及若是，则代表接收完上述区块中的所有页面数据。
12.如权利要求9所述的动态逻辑分段装置，其特征在于，若否，上述处理单元透过上述存取介面传送一快取读取命令给上述储存单元，用以读取下一逻辑区段中的所有页面数据。
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