CN106525231B - 一种基于可编程逻辑器件的多光子符合计数器 - Google Patents
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- 230000033228 biological regulation Effects 0.000 claims abstract description 16
- 230000001360 synchronised effect Effects 0.000 claims abstract description 13
- 230000007246 mechanism Effects 0.000 claims abstract description 12
- 238000007493 shaping process Methods 0.000 claims abstract description 12
- 238000009826 distribution Methods 0.000 claims abstract description 6
- 238000000034 method Methods 0.000 claims description 17
- 238000005070 sampling Methods 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 12
- 238000013507 mapping Methods 0.000 claims description 7
- 230000008859 change Effects 0.000 claims description 5
- 210000001367 artery Anatomy 0.000 claims description 3
- 210000003462 vein Anatomy 0.000 claims description 3
- 235000013399 edible fruits Nutrition 0.000 claims description 2
- 238000004080 punching Methods 0.000 claims description 2
- 230000003831 deregulation Effects 0.000 abstract description 3
- 230000005764 inhibitory process Effects 0.000 abstract description 3
- 230000009897 systematic effect Effects 0.000 abstract description 3
- 241000894007 species Species 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 238000002474 experimental method Methods 0.000 description 13
- 239000000523 sample Substances 0.000 description 9
- 238000012360 testing method Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 230000003287 optical effect Effects 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 230000010363 phase shift Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- 241000218691 Cupressaceae Species 0.000 description 1
- 102100026816 DNA-dependent metalloprotease SPRTN Human genes 0.000 description 1
- 101710175461 DNA-dependent metalloprotease SPRTN Proteins 0.000 description 1
- 230000003796 beauty Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000005433 particle physics related processes and functions Effects 0.000 description 1
- 230000036278 prepulse Effects 0.000 description 1
- 238000004801 process automation Methods 0.000 description 1
- 238000004064 recycling Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- 238000010977 unit operation Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
- G01J1/00—Photometry, e.g. photographic exposure meter
- G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
- G01J1/44—Electric circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01J—MEASUREMENT OF INTENSITY, VELOCITY, SPECTRAL CONTENT, POLARISATION, PHASE OR PULSE CHARACTERISTICS OF INFRARED, VISIBLE OR ULTRAVIOLET LIGHT; COLORIMETRY; RADIATION PYROMETRY
- G01J1/00—Photometry, e.g. photographic exposure meter
- G01J1/42—Photometry, e.g. photographic exposure meter using electric radiation detectors
- G01J1/44—Electric circuits
- G01J2001/4413—Type
- G01J2001/442—Single-photon detection or photon counting
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Abstract
本发明公开了一种基于可编程逻辑器件的多光子符合计数器，基于DDR的大容量，可以支持对多符合种类同时进行计数，且采用分流机制解决了DDR读写速度不够的问题，提高了符合***的事件率；并且，通过脉冲整型和同步时钟的引入能够双重抑制偶然符合的发生；同时，脉冲延时可以动态调节，由于采用了FPGA的IO资源，调节精度高达几十皮秒，线性度好。动态调节解决了输入信号的延时可能不能保证每次都一致的问题；而且，引入扫描机制，使得在得知单通道计数分布的情况下，可外推出符合结果的正确性。此外，PC可以根据状态字得知***工作状态，再通过控制字去调节***参数，使工作流程自动化，同时增加了***鲁棒性。
Description
技术领域
本发明涉及光子计数领域，尤其涉及一种基于可编程逻辑器件的多光子符合计数器。
背景技术
多光子纠缠是一种奇特的量子现象，其在研究量子非定域性，量子纠错和量子模拟的研究中都是不可缺少的资源。光子数越多，单个光子的自由度越大，多光子***处理信息的能力就越强。在最新的实验进展中，八个光子的纠缠得以实现。
在多光子纠缠实验中，将纠缠这种量子特性转化为我们经验世界能观测的量需要对光子数进行计数统计，由于纠缠是一种多体的过程，所以计数是符合计数。符合计数器的功能是对两个或两个以上信号之间的符合进行判断和计数。
2005年，Gaertner等人提出地址映射的方案。如图1所示，***由符合探测单元，先入先出缓存器(FIFO)，微控制器和片上random access memory(RAM)组成。符合探测单元的工作原理是将输入信号取逻辑或后的信号作为取样触发，取样得到的码型作为计数器的地址缓存至FIFO。
2015年，BYUNG KWON PARK等人在FPGA上用与门也实现了八体符合的计数器。如图2所示，***集成在FPGA上，其中包含延时模块，脉冲整型模块，符合信号发生器，计数器和处理器，FPGA通过串口转USB与PC通信。符合信号发生器的原理是通过多路器选通多输入与门来决定符合配置，每个多输入与门对应一种符合种类。
在光量子通信和光量子计算中，通常要求测量多光子符合事件，八光子的实验通道数已经达到16个，符合种类多达216-1，剔除一些无意义的符合，符合种类至少也是几何增长的，同时，光源亮度也达到单通道计数率兆赫兹，***事件率十兆赫兹的水平。随着实验技术的快速发展，通道数和光源亮度都会不断增加。
但是，Gaertner的方案实现了八个通道的任意符合，并不能简单的拓展至数十个通道，因为符合种类是随着通道数指数增长的，事件率也会随之增长，此时存储器的容量和速度会成为瓶颈。分立器件的集成度和灵活性也无法与FPGA媲美。更重要的是***的事件率为0.8MHz，死时间为14ns，不能实时读出数据，因此不能满足当今的实验需求。
同时，PARK的方案虽然最小符合窗口为0.47ns，最大输入频率为163MHz，但由于用到了与门，只能同时对事先选择的几种符合情况进行计数。当通道数增加到数十个后，与门的连线将会变得非常庞杂。
发明内容
本发明的目的是提供一种基于可编程逻辑器件的多光子符合计数器，通过在FPGA上实现数十个通道，数十兆赫兹事例率，符合种类多，偶然符合1ppm以下，实时读取计数，自动化和可拓展的多光子符合计数器方案，该符合计数器也可应用在粒子物理实验中。
本发明的目的是通过以下技术方案实现的：
一种基于可编程逻辑器件的多光子符合计数器，包括：FPGA芯片、DDR与PC；其中：
所述FPGA芯片，用于将接收到的N路电脉冲依次进行延时调节、整型操作、采样、符合逻辑判断后存储在相应的FIFO中，再由与相应FIFO相连的计数器进行符合计数操作；上述采样的触发条件为FPGA芯片内部时钟管理模块输出的时钟信号；
所述DDR受控于FPGA芯片中的MCB，用于存储相应计数器的符合计数；
所述PC，用于读出DDR与FPGA芯片内部Block RAM中的符合计数并进行后处理。
进一步的，所述FPGA芯片包括：延时单元、脉冲整型单元、采样寄存器、符合逻辑判断模块、时钟管理模块、Block RAM FIFO及第一计数器、DDR FIFO及第二计数器、BlockRAM、WISHBONE总线以及MCB；其中：
所述延时单元，用于对接收到的N路电脉冲进行延时调节，使得N路电脉冲完全对齐；
所述脉冲整型单元，用于将对齐后的N路电脉冲整型为窄脉冲；
所述时钟管理模块，用于在接收到激光器提供的同步时钟后输出相应的时钟信号作为采样的触发条件；
所述采样寄存器，用于存储采样结果；
所述符合逻辑判断模块具有分流功能，用于根据预定的判断方式对采样结果依次进行符合逻辑判断，并根据判断结果将相应的符合地址映射发送至Block RAM FIFO或者DDR FIFO；
所述第一计数器与Block RAM FIFO相连，所述第二计数器与DDR FIFO相连，两个计数器均用于符合计数；所述第一计数器的计数结果存储在Block RAM中，第二计数器的计数结果通过MCB存入DDR中；
所述WISHBONE总线通过USB接口与PC相连，用于读写Block RAM及DDR中的数据，以及向延时单元与时钟管理模块中写入控制字与读取状态字。
进一步的，延时调节与采样采用扫描机制，其步骤如下：
第一步、将时钟管理模块的相位调至最小；
第二步、时钟管理模块每增加一单位相位，对所有通道进行一定时间的单通道计数，当相位达到最大，由于计数的分布反映了脉冲的波形，即可得知所有脉冲是否都在扫描范围内；若否，则表示延时超出动态调节范围，经人工加减线长后重新从第一步开始直至所有脉冲都在扫描范围内；
第三步、调节延时单元将所有脉冲中心向延时最大的脉冲中心对齐，该中心定义为脉冲中心；
第四步、调节时钟管理模块将时钟采样边沿对齐脉冲中心。
进一步的，符合逻辑判断模块根据预定的判断方式将计数率高的符合种类地址发送至Block RAM FIFO，将其余符合种类地址发送至DDR FIFO。
进一步的，Block RAM和MCB均包含双端口，其中一个端口供计数器使用，另一个端口供PC通过WISHBONE总线访问；Block RAM的两个端口不能同时对同一地址进行写操作，MCB的两个端口共享带宽，即两个端口数据率加起来不超过DDR的带宽。
进一步的，延时单元、时钟管理模块，以及Block RAM FIFO与DDR FIFO均设有状态字，PC通过状态字获取当前***工作状态；其包括：当同步时钟异常、Block RAM FIFO或者DDR FIFO写满，PC均会提示错误消息；之后，PC尝试自动重启采数，采数过程结束，数据自动保存至PC中；
PC还通过向延时单元与时钟管理模块写入控制字来控制延时单元与时钟管理模块的工作方式；其包括：向延时单元写入控制字来控制电脉冲的延时调节过程；向时钟管理模块写入控制字来调节动态相移过程。
进一步的，该方法还包括：采用预定方式更改所述符合逻辑判断模块的符合地址映射方案。
由上述本发明提供的技术方案可以看出，1)DDR的大容量使得对更多的符合种类可以同时进行计数。2)分流机制解决了DDR读写速度慢的问题，提高了符合***的事件率。3)脉冲整型和同步时钟的引入能够双重抑制偶然符合的发生。4)脉冲延时可以动态调节，由于采用了FPGA的IO资源，调节精度高达几十皮秒，线性度好。动态调节解决了输入信号的延时可能不能保证每次都一致的问题。5)同步时钟可以动态相移，引入扫描机制，使得在得知单通道计数分布的情况下，可外推出符合结果的正确性，优于现有技术得通过测试已知符合信号的符合结果是否与预期一致的方案。6)在进行计数统计时，符合计数可以读出，只要读写速率在DDR带宽内就不会导致计数丢失。7)PC可以根据状态字得知***工作状态，再通过控制字去调节***参数，使工作流程自动化，同时增加了***鲁棒性。8)符合逻辑可重配置，因此在***速度，容量容许范围内，可应用于不同符合实验。9)结构可移植性高。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。
图1为本发明背景技术提供的地址映射方案示意图；其中，(a)为结构框图；(b)为符合探测单元详细结构图；
图2为本发明背景技术提供的在FPGA上用与门实现八体符合计数器的示意图；其中，(a)为整体方案结构框图；(b)为符合信号发生器结构图；
图3为本发明实施例提供的一种基于可编程逻辑器件的多光子符合计数器；其中，(a)为整体方案的示意图；(b)为FPGA逻辑结构图；
图4为本发明实施例提供的脉冲延时，整型，采样过程的时序图；其中，(a)～(d)依次为：初始信号的时序图、延时后的时序图、整型后的时序图、根据时钟采样的时序图
图5为本发明实施例提供的扫描方法流程图。
具体实施方式
下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。
本发明实施例提供一种基于可编程逻辑器件的多光子符合计数器；该多光子符合计数器主要包含了判断符合种类并进行计数的FPGA芯片，激光器提供的同步时钟，用来存储大量的符合数据的Double Data Rate Synchronous Dynamic RAM(DDR)以及动态调整符合参数并读出符合计数的个人电脑(PC)。
FPGA芯片含有大量的可编程逻辑资源，然而只有当用户将这些逻辑资源有机地互联连成一整体，才能完成特定的任务。本发明的FPGA逻辑包含延时单元、脉冲整型单元、采样寄存器、符合逻辑判断模块、时钟管理模块、Block RAM FIFO及第一计数器、DDR FIFO及第二计数器、Block RAM、WISHBONE总线(WISHBONE Bus)以及MCB(Memory ControllerBlock)。
DDR具有容量大，速度快的优点，适合作为符合数据的存储器。当通道数为n时，符合种类共有2n-1，呈指数级增长。假如通道数为20，数据宽度为32bit，所需存储容量即为32Mbit，因此容量受限的SRAM并不适用。
本发明实施例中，采用分流机制来解决了DDR读写速度不够的问题，提高了符合***的事件率。即，由符合逻辑判断模块根据预定的判断方式对采样结果依次进行符合逻辑判断，并根据判断结果将相应的数据发送至Block RAM FIFO或者DDR FIFO；再由相应的计数器读取FIFO缓存的地址，对RAM(Block RAM FIFO或者DDR FIFO)相应地址的数据进行计数。
此外，采用上述分流机制也可避免计数丢失。假设数据的位宽为64bit，计数操作要求读出数据加一写回，事例率为30MHz，那么数据量为3840Mbps，光靠DDR有可能处理不完造成丢数。而基于上述分流机制，DDR读取数据加一并写回仅针对一部分符合，另一部分符合(可以是计数率大的符合数据)分流至FPGA芯片内的Block RAM来处理，由于其速度较DDR更快，保证了数据的完整性。但Block RAM的存储空间有限，故分流的方案应根据实验适当选取。
探测器信号中存在暗噪声和环境噪声，由噪声导致的符合称之为偶然符合。偶然符合会导致错误的结果，是我们不希望发生的。为减小偶然符合发生的概率，本发明采取了双重措施，首先是压缩符合窗口，其次是同步时钟的使用。只有在符合窗口内的脉冲才能符合，本发明中影响符合窗口的参数为脉冲宽度，因此在符合前脉冲经整型单元压缩成窄脉冲，这种压缩不影响上升沿发生的时间。用同步时钟作采样触发，而不是用最先发生的脉冲作触发，消除了误触发的可能。
多光子实验过程中，实验员需实时获取某些符合的计数来调整实验参数，还有在进行长时间采数时如果发现计数异常即可立即停止实验，节约了时间。为了实现在计数进行时还能读取数据的功能，Block RAM和MCB采用双端口的设计，一个端口供计数器使用，另一个端口供USB访问。Block RAM的两个端口不能同时对同一地址进行写操作，MCB的两个端口共享带宽，只要USB读取数据率不要太大，即两个端口数据率加起来不超过DDR的带宽，就不会造成丢数的问题。
如果采数过程需要实验员人工一步步机械操作，会造成人力资源的浪费。本发明能自动化采数，无需实验员在一旁苦苦等待。PC通过状态字获取当前***工作状态，再通过控制字调节***参数。延时单元，时钟管理模块，两个FIFO都设有状态字。当同步时钟异常，Block RAM FIFO或者DDR FIFO写满，PC都会提示错误消息，并尝试自动重启采数。采数过程结束，数据自动保存至PC中。此外，PC还通过向延时单元与时钟管理模块写入控制字来控制延时单元与时钟管理模块的工作方式；其包括：向延时单元写入控制字来控制电脉冲的延时调节过程；向时钟管理模块写入状态字来调节动态相移过程。
不同的实验有不同的符合需求，如通道数，符合种类，甚至同一实验也会发生变化。如果同一套符合***能应用于这些不同场景，将节约客观的时间和资金。由于FPGA具有可重配置的特性，针对不同的需求，只要通道数，数据量不超出***的限制，更改符合逻辑即可，实现了同一套硬件的重复利用。
为了便于理解，下面结合附图对本发明上述方案做详细的说明。
图3为本发明实施例提供的一种基于可编程逻辑器件的多光子符合计数器；其中，(a)为整体方案的示意图；(b)FPGA逻辑结构图。
如图3(a)所示的整体方案的示意图中，虚线箭头为光信号，其他箭头为电信号。激光(laser)入射至光学***(Optical System)中，空间分离成n个光路分别被n个单光子探测器接受，转化为n路电脉冲。电脉冲先经过甄别器转化为3.3V TTL信号，再通过普通IO管脚输入至FPGA芯片(FPGA Chip)，激光器通过时钟专用管脚输入一个与激光脉冲同步的76MHz时钟至FPGA芯片。FPGA芯片通过PCB布线与DDR和USB芯片相连，PC再通过USB电缆与USB芯片相连。
上述FPGA芯片、DDR与PC的主要功能如下：FPGA芯片，用于将接收到的N路电脉冲依次进行延时调节、整型操作、采样、符合逻辑判断后编码为RAM(Block RAM或者DDR)的地址存储在相应的FIFO中，再由与相应FIFO相连的计数器进行符合计数操作；DDR受控于FPGA芯片中的MCB，用于存储相应计数器的符合计数；PC，用于读出DDR与FPGA芯片内部Block RAM中的符合计数并进行后处理以及控制符合计数器的工作过程。
本发明实施例中，所涉及的具体数值均为举例并非构成限制；示例性的，上述实施例中，可以应用于八光子纠缠实验中，每个光子的自由度为2，那么一共有22×8＝32个通道，即上述n＝32。
示例性的，FPGA芯片可以选用XILINX公司SPARTAN-6XC6SLX16-2CSG324C，DDR可以选用Micron Technology MT46H64M16LFCK-5，USB选用CYPRESS公司的CY7C68013A。可根据实验方案灵活调整各器件参数，例如，选择容量大于1Gbit的DDR，带宽在10MBps以上的串行通讯如千兆网。
本发明实施例中，FPGA芯片内部结构如图3(b)所示，其中实线箭头为1bit信号，单向空心箭头为多bit信号，双向实心箭头为控制信号与状态信号，双向空心箭头为数据信号。
所述FPGA芯片主要包括：延时单元(IODELAY2)、脉冲整型单元(Pulse Shaping)、采样寄存器(Register)、符合逻辑判断模块(Coincidence Logic)、时钟管理模块(DCM)、Block RAM FIFO及第一计数器、DDR FIFO及第二计数器、Block RAM、WISHBONE总线以及MCB；其中：
所述延时单元，用于对接收到的N路电脉冲进行延时调节，使得N路电脉冲完全对齐；
所述脉冲整型单元，用于将对齐后的N路电脉冲进行整型为窄脉冲；
所述时钟管理模块，用于在接收到激光器提供的同步时钟后输出相应的时钟信号作为采样的触发条件；
所述采样寄存器，用于存储采样结果；
所述符合逻辑判断模块，用于根据预定的判断方式对采样结果依次进行符合逻辑判断，并根据判断结果将相应的符合映射地址发送至Block RAM FIFO或者DDR FIFO；
所述第一计数器与Block RAM FIFO相连，所述第二计数器与DDR FIFO相连，两个计数器均用于符合计数；所述第一计数器的计数结果存储在Block RAM中，第二计数器的计数结果通过MCB存入DDR中；
所述WISHBONE总线通过USB接口与PC相连，用于读写Block RAM及DDR中的数据，以及向延时单元与时钟管理模块中写入控制字与读取状态字。
示例性的，如前文所述，假设n＝32，则32路电脉冲首先通过IO资源中的IODELAY2进行延时调节，对齐后的脉冲经过整型模块变为窄脉冲后被DCM输出的时钟采样，脉冲的时序图如图4所示，DCM的输入时钟是激光器提供的同步时钟。采样后的码型经符合逻辑判断模块根据预设的判断方式后分为两部分，一部分缓存至DDR的FIFO，另一部分缓存至BlockRAM FIFO。Block RAM的计数器获得Block RAM FIFO中的数据后，从Block RAM相应地址读出数据加一并写回Block RAM。DDR的计数器获得DDR FIFO中的数据后，通过MCB从DDR相应地址读出数据加一并写回DDR。WISHBONE总线能够向IODELAY2和DCM写入控制字以及读取状态字，还能够直接读写Block RAM中的任意数据以及通过MCB读写DDR中的任意数据。WISHBONE中的USB主设备通过普通IO管脚与USB芯片相连。
举例来说，IODELAY2的状态字为busy，指示延时单元当前是否处于移位状态，若busy为置高，IODELAY2不能接受新的移位指令。时钟管理模块的状态字为lock，psdone，limit，分别指示时钟是否锁定，移相是否完成，相位是否超出范围。两个FIFO的状态字为full，指示FIFO是否已满。WISHBONE总线通过状态字和控制字与两个FIFO相连，图3(b)中未示出。
如图4所示，其中的(a)～(d)依次为：初始信号的时序图、延时后的时序图、整型后的时序图、根据时钟采样的时序图。图4中仅示意了CH1～CH3，3路脉冲。
本发明实施例中，完成脉冲的对齐和采样需要有扫描的机制，如图5所示，其步骤如下：
第一步、将时钟管理模块的相位调至最小；
第二步、时钟管理模块每增加一单位相位，对所有通道进行一定时间的单通道计数，当相位达到最大，由于计数的分布反映了脉冲的波形，即可得知所有脉冲是否都在扫描范围内；若否，则表示延时超出动态调节范围，经人工加减线长后重新从第一步开始直至所有脉冲都在扫描范围内；
第三步、调节延时单元将所有脉冲中心向延时最大的脉冲中心对齐，该中心定义为脉冲中心；
第四步、调节时钟管理模块将时钟采样边沿对齐脉冲中心。
本领域技术人员可以理解，符合逻辑判断模块中预定的判断方式可以根据实际情况来调整，例如，根据预定的判断方式将计数率高的符合种类地址发送至Block RAM FIFO，将其余符合种类地址发送至DDR FIFO。
示例性的，在八光子纠缠实验中，由于单光子和两光子符合占到总符合事例的90％以上，达到20MHz，因此，符合逻辑判断模块可以根据预定的判断方式将单光子和两光子数据发送至处理速度快的Block RAM，而DDR足以应付两光子以上的符合。
确定了分流方案后就可以讨论符合地址映射方案。符合种类中计数率最大达兆赫兹，而一次实验有可能进行数十个小时，计数器的位宽得足够大才能保证不会溢出，因此选用64bit位宽。32通道的符合种类共有232-1，但其中有很多无效的符合，把一个光子对应的通道中至多只能有一个同时有脉冲的符合定义为有效符合，因此一个光子有6种可能，需要3bit编码，8个光子共24bit。24bit地址宽度，64bit数据宽度，共1Gbit空间，如此大的存储空间要求，DDR是理想的选择。
Block RAM并没有1Gbit的存储空间，因此单光子与两光子的地址映射方案要求地址宽度尽量小，将地址分为两个部分，对应两个光子，一个光子只需要知道是哪个光子，哪个通道两个信息，光子信息占3bit，通道信息占2bit，一个光子5bit，两个光子共10bit，如果是单光子符合，则两个光子信息一样。
本发明实施例中，由于FPGA芯片采用了如图3(b)所示的逻辑结构，因此，可以采用预定方式更改所述Block RAM的符合地址映射方案。本领域技术人员可以理解，所述预定的方式可以为本领域常规方式。
本发明实施例的上述方案，主要获得了如下有益效果：
1)DDR的大容量使得对更多的符合种类可以同时进行计数。
2)分流机制解决了DDR读写速度不够的问题，提高了符合***的事件率。
3)脉冲整型和同步时钟的引入能够双重抑制偶然符合的发生。
4)脉冲延时可以动态调节，由于采用了FPGA的IO资源，调节精度高达几十皮秒，线性度好。动态调节解决了输入信号的延时可能不能保证每次都一致的问题。
5)同步时钟可以动态相移，引入扫描机制，使得在得知单通道计数分布的情况下，可外推出符合结果的正确性，优于现有技术得通过测试已知符合信号的符合结果是否与预期一致的方案。
6)在进行计数统计时，符合计数可以读出，只要读写速率在DDR带宽内就不会导致计数丢失。
7)PC可以根据状态字得知***工作状态，再通过控制字去调节***参数，使工作流程自动化，同时增加了***鲁棒性。
8)符合逻辑可重配置，因此在***速度，容量容许范围内，可应用于不同符合实验。
9)结构可移植性高，XILINX公司的SPARTAN，VIRTEX，KINTEX等系列FPGA均支持本发明的结构。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。
Claims (5)
1.一种基于可编程逻辑器件的多光子符合计数器，其特征在于，包括：FPGA芯片、DDR与PC；其中：
所述FPGA芯片，用于将接收到的N路电脉冲依次进行延时调节、整型操作、采样、符合逻辑判断后存储在相应的FIFO中，再由与相应FIFO相连的计数器进行符合计数操作；上述采样的触发条件为FPGA芯片内部时钟管理模块输出的时钟信号；
所述DDR受控于FPGA芯片中的MCB，用于存储相应计数器的符合计数；
所述PC，用于读出DDR与FPGA芯片内部Block RAM中的符合计数并进行后处理
其中，所述FPGA芯片包括：延时单元、脉冲整型单元、采样寄存器、符合逻辑判断模块、时钟管理模块、Block RAM FIFO及第一计数器、DDR FIFO及第二计数器、Block RAM、WISHBONE总线以及MCB；其中：
所述延时单元，用于对接收到的N路电脉冲进行延时调节，使得N路电脉冲完全对齐；
所述脉冲整型单元，用于将对齐后的N路电脉冲进行整型为窄脉冲；
所述时钟管理模块，用于在接收到激光器提供的同步时钟后输出相应的时钟信号作为采样的触发条件；
所述采样寄存器，用于存储采样结果；
所述符合逻辑判断模块具有分流功能，用于根据预定的判断方式对采样结果依次进行符合逻辑判断，并根据判断结果将相应的符合地址映射发送至Block RAM FIFO或者DDRFIFO；具体为：符合逻辑判断模块根据预定的判断方式将计数率高的符合种类地址发送至Block RAM FIFO，将其余符合种类地址发送至DDR FIFO；
所述第一计数器与Block RAM FIFO相连，所述第二计数器与DDR FIFO相连，两个计数器均用于符合计数；所述第一计数器的计数结果存储在Block RAM中，第二计数器的计数结果通过MCB存入DDR中；
所述WISHBONE总线通过USB接口与PC相连，用于读写Block RAM及DDR中的数据，以及向延时单元与时钟管理模块中写入控制字与读取状态字。
2.根据权利要求1所述的一种基于可编程逻辑器件的多光子符合计数器，其特征在于，延时调节与采样采用扫描机制，其步骤如下：
第一步、将时钟管理模块的相位调至最小；
第二步、时钟管理模块每增加一单位相位，对所有通道进行一定时间的单通道计数，当相位达到最大，由于计数的分布反映了脉冲的波形，即可得知所有脉冲是否都在扫描范围内；若否，则表示延时超出动态调节范围，经人工加减线长后重新从第一步开始直至所有脉冲都在扫描范围内；
第三步、调节延时单元将所有脉冲中心向延时最大的脉冲中心对齐，该中心定义为脉冲中心；
第四步、调节时钟管理模块将时钟采样边沿对齐脉冲中心。
3.根据权利要求1所述的一种基于可编程逻辑器件的多光子符合计数器，其特征在于，
Block RAM和MCB均包含双端口，其中一个端口供计数器使用，另一个端口供PC通过WISHBONE总线访问；Block RAM的两个端口不能同时对同一地址进行写操作，MCB的两个端口共享带宽，即两个端口数据率加起来不超过DDR的带宽。
4.根据权利要求1所述的一种基于可编程逻辑器件的多光子符合计数器，其特征在于，
延时单元、时钟管理模块，以及Block RAM FIFO与DDR FIFO均设有状态字，PC通过状态字获取当前***工作状态；其包括：当同步时钟异常、Block RAM FIFO或者DDR FIFO写满，PC均会提示错误消息；之后，PC尝试自动重启采数，采数过程结束，数据自动保存至PC中；
PC还通过向延时单元与时钟管理模块写入控制字来控制延时单元与时钟管理模块的工作方式；其包括：向延时单元写入控制字来控制电脉冲的延时调节过程；向时钟管理模块写入控制字来调节动态相移过程。
5.根据权利要求1所述的一种基于可编程逻辑器件的多光子符合计数器，其特征在于，还包括：采用预定方式更改所述符合逻辑判断模块的符合地址映射方案。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610961414.XA CN106525231B (zh) | 2016-10-28 | 2016-10-28 | 一种基于可编程逻辑器件的多光子符合计数器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610961414.XA CN106525231B (zh) | 2016-10-28 | 2016-10-28 | 一种基于可编程逻辑器件的多光子符合计数器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106525231A CN106525231A (zh) | 2017-03-22 |
| CN106525231B true CN106525231B (zh) | 2018-03-06 |
Family
ID=58326117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610961414.XA Active CN106525231B (zh) | 2016-10-28 | 2016-10-28 | 一种基于可编程逻辑器件的多光子符合计数器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106525231B (zh) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107656881A (zh) * | 2017-09-13 | 2018-02-02 | 中国科学院半导体研究所 | 基于fpga的数据存储通路*** |
| CN108280437B (zh) * | 2018-01-30 | 2021-06-15 | 四川新先达测控技术有限公司 | 脉冲信号处理方法、装置及用户终端 |
| CN109324542B (zh) * | 2018-09-12 | 2021-03-09 | 中国原子能科学研究院 | 一种中子多重性测量专用脉冲信号处理器 |
| CN109272099B (zh) * | 2018-09-19 | 2022-07-15 | 上海星秒光电科技有限公司 | 符合计数管理方法及装置 |
| CN109238480B (zh) * | 2018-10-19 | 2024-02-23 | 中国科学技术大学 | 一种多光子符合计数方法及装置 |
| CN109253808B (zh) * | 2018-10-26 | 2020-04-21 | 上海星秒光电科技有限公司 | 时间符合计数***、方法及装置 |
| CN110175095B (zh) * | 2019-04-28 | 2023-09-22 | 南京大学 | 一种人机交互式多功能fpga符合测量***及其测量方法 |
| CN111143273B (zh) * | 2019-11-12 | 2023-07-04 | 广东高云半导体科技股份有限公司 | 一种片上*** |
| CN112069095B (zh) * | 2020-09-09 | 2022-01-28 | 北京锐马视讯科技有限公司 | Ddr3读写传输方法和装置 |
| CN112486247B (zh) * | 2020-11-13 | 2022-07-05 | 深圳市贝斯达医疗股份有限公司 | 符合控制器及其实现方法、正电子发射断层成像*** |
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| CN203385484U (zh) * | 2013-08-09 | 2014-01-08 | 西安工程大学 | 一种单光子计数装置 |
| CN104848880A (zh) * | 2015-05-26 | 2015-08-19 | 电子科技大学 | 一种基于光量子技术的准分布式光学传感装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130019053A1 (en) * | 2011-07-14 | 2013-01-17 | Vinay Ashok Somanache | Flash controller hardware architecture for flash devices |
-
2016
- 2016-10-28 CN CN201610961414.XA patent/CN106525231B/zh active Active
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Also Published As
| Publication number | Publication date |
|---|---|
| CN106525231A (zh) | 2017-03-22 |
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|---|---|---|---|
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| PB01 | Publication | ||
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| GR01 | Patent grant | ||
| GR01 | Patent grant |