CN106505146B - 磁穿隧接面及三维磁穿隧接面数组 - Google Patents

磁穿隧接面及三维磁穿隧接面数组 Download PDF

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Abstract

一种磁穿隧接面单元具有一第一电极，第一电极具有沿着实质上垂直于一基板之一主动表面之一方向延伸的一轴向。该磁穿隧接面单元更具有一固定层、一U形自由层、夹置于该固定层与该U形自由层之间的一穿隧层、及嵌于该U形自由层中的一第二电极。设于该第一电极与该第二电极之间的该固定层、该穿隧层、及该U形自由层构成一磁穿隧接面。该穿隧层亦可为U形。

Description

磁穿隧接面及三维磁穿隧接面数组
技术领域
本发明是关于一种电子装置，尤其关于具有复数垂直堆栈之磁穿隧接面之三维磁穿隧接面数组。
背景技术
1975年业界发现穿隧式磁阻(TMR)效应。此效应是在一磁穿隧接面中被观察到，所谓的「磁穿隧接面」是由两铁磁体及包夹于两铁磁体之间的一穿隧阻障层所构成。从此之后，许多不同的电子装置应用便大量研究磁穿隧接面。基于磁穿隧接面的两大主要应用为硬盘的读写头以及新式的非挥发性内存MRAM(磁性随机存取内存)。为了满足快速增长的高储存容量及低成本的需求，业界总是在缩小电子组件中的线宽、节距及薄膜厚度(大致而言，缩小技术节点)，藉此增加单一芯片中的组件密度及降低每一芯片的成本。然而，随着组件微缩日渐接近物理极限，业界面对无法再更进一步微缩的困境。因此，业界需要一种能在相同芯片大小及技术节点下增加组件密度的组件设计方案。
发明内容
为了在相同芯片大小及技术节点下增加组件密度，本发明提供各种方法、组件单元及数组。
为了达到上述目的，本发明之一态样提供一种电子装置，其包含一第一电极、一固定层、一U形自由层、夹置于该固定层与该U形自由层之间的一穿隧层、及嵌于该U形自由层中的一第二电极。该第一电极具有一轴向，该轴向沿着实质上垂直于一基板之一主动表面的一方向延伸。该固定层、该穿隧层、及该U形自由层是设于该第一电极与该第二电极之间并构成一磁穿隧接面。
根据本发明之一实施例，该U形自由层具有一垂直部，该垂直部是沿着实质上垂直于该主动表面的该方向延伸。该垂直部与该固定层之磁化方向可实质上平行或垂直于该主动表面。
根据本发明之一实施例，该电子装置更包含该基板上的一通孔及实质上垂直于该主动表面的一沟槽。该固定层是顺形地设置于该通孔的内表面上且该第一电极填满该通孔。一凹穴及一另一凹穴沿着不同水平位准自该沟槽突伸。该U形自由层是顺形地设置于该凹穴的内表面上，一另一U形自由层是顺形地设置于该另一凹穴的内表面上。一另一第二电极是嵌于该另一U形自由层中。该固定层、该穿隧层、该U形自由层及该另一U形自由层构成垂直堆栈之复数磁穿隧接面。
为了达到上述目的，本发明之另一态样提供一种电子装置，其包含一第一电极、一固定层、一U形自由层、夹置于该固定层与该U形自由层之间的一U形穿隧层、及嵌于该U形自由层中的一第二电极。该第一电极具有一轴向，该轴向沿着实质上垂直于一基板之一主动表面的一方向延伸。该固定层、该U形穿隧层、及该U形自由层是设于该第一电极与该第二电极之间并构成一磁穿隧接面。
根据本发明之一实施例，该U形自由层具有一垂直部，该垂直部是沿着实质上垂直于该主动表面的该方向延伸。该垂直部与该固定层之磁化方向可实质上平行或垂直于该主动表面。
根据本发明之一实施例，该电子装置更包含该基板上的一通孔及实质上垂直于该主动表面的一沟槽。该固定层是顺形地设置于该通孔的内表面上且该第一电极填满该通孔。一凹穴及一另一凹穴沿着不同水平位准自该沟槽突伸。该U形穿隧层与该U形自由层是顺形地设置于该凹穴的内表面上，一另一U形穿隧层与一另一U形自由层是顺形地设置于该另一凹穴的内表面上。一另一第二电极是嵌于该另一U形自由层中。该固定层、该U形穿隧层、该U形自由层、该另一U形穿隧层、及该另一U形自由层构成垂直堆栈之复数磁穿隧接面。
为了达到上述目的，本发明之更另一态样提供一种三维磁穿隧接面数组，其包含一第一电极、一固定层之一第一部分、一第一自由层、夹置于该固定层之该第一部分与该第一自由层之间的一穿隧层之一第一部分、一第二电极之一第一部分、该固定层之一第二部分、一第二自由层、夹置于该固定层之该第二部分与该第二自由层之间的该穿隧层之一第二部分、及该第二电极之一第二部分。该第一电极具有一轴向，该轴向沿着实质上垂直于一基板之一主动表面的一方向延伸。该固定层之该第一部分、该穿隧层之该第一部分、及该第一自由层是设置于该第一电极与该第二电极之该第一部分之间并构成一第一磁穿隧接面。该固定层之该第二部分、该穿隧层之该第二部分、及该第二自由层是设置于该第一电极与该第二电极之该第二部分之间并构成一第二磁穿隧接面。该第一磁穿隧接面与该第二磁穿隧接面是沿着该第一电极垂直堆栈。
根据本发明之一实施例，该三维磁穿隧接面数组更包含该基板上之一通孔。该固定层与该穿隧层是顺形地设置于该通孔的内表面上且该第一电极填满该通孔。
根据本发明之一实施例，该三维磁穿隧接面数组更包含该基板上的一沟槽，一第一凹穴与一第二凹穴是沿着不同水平位置自该沟槽突伸。该第一自由层为U形且是顺形地形成于该第一凹穴的内表面上。该第二自由层为U形且是顺形地形成于该第二凹穴的内表面上。
为让本发明的上述目的、特征和优点更能明显易懂，下文将以实施例并配合所附图式，作详细说明如下。需注意的是，所附图式中的各组件仅是示意，并未按照各组件的实际比例进行绘示。
附图说明
图1、2A、3A、4A、5A、6A、7A及8为沿着上视图11-16之裁切线A-A’裁切所获得之横剖面图，其例示根据本发明第一实施例之三维磁穿隧接面数组(3D MTJ数组)的制造方法，其中第一电极是于第二电极之前形成。
图1、2B、3B、4B、5B、6B、7B及8为沿着上视图11-16之裁切线A-A’裁切所获得之横剖面图，其例示根据本发明第二实施例之3D MTJ数组的制造方法，其中第一电极是于第二电极之后形成。
图8为根据本发明一实施例之一3D MTJ数组的横剖面图。
图9为根据本发明之第三实施例之3D MTJ数组制造方法所制造之3DMTJ数组的横剖面图，其中穿隧层是形成于复数沟槽中而非形成于复数通孔中。
图10显示根据本发明之一实施例之图8中之3D MTJ数组的一磁穿隧接面单元(MTJ单元)的概略横剖面图。
图11-12显示根据本发明之一实施例之图8中之3D MTJ数组沿着不同水平位准所取的概略布局上视图及剖面图。
图13-14显示根据本发明之另一实施例之图8中之3D MTJ数组沿着不同水平位准所取的概略布局上视图及剖面图。
图15-16显示根据本发明之更另一实施例之图8中之3D MTJ数组沿着不同水平位准所取的概略布局上视图及剖面图。
具体实施方式
下面将详细地说明本发明的较佳实施例，举凡本文中所述的组件、组件子部、结构、材料、配置等皆可不依说明的顺序或所属的实施例而任意搭配成新的实施例，此些实施例当属本发明之范畴。
本发明的实施例及图示众多，为了避免混淆，类似的组件是以相同或相似的标号示之；为避免画面过度复杂及混乱，重复的组件仅标示一处，他处则以此类推。又，在详细的上视图或横剖面图中仅显示部分布局图案作为例示，但熟知此项技艺者当了解，完整的布局图案可包含复数所示之部分布局图案及其他未显示的布局图案。
本申请案中所讨论的所有磁穿隧接面(MTJ)、磁穿隧接面单元(MTJ单元)、及三维磁穿隧接面数组(3D MTJ数组)，无论是其本身或是其与电子组件如晶体管、电阻、电容器、或不同功能之电路的组合，皆被视为是电子装置且落在本发明的发明范畴内。
现参考图1、2A、3A、4A、5A、6A、7A、8及图11-16讨论本发明之第一实施例。图1、2A、3A、4A、5A、6A、7A与8为沿着上视图11-16之裁切线A-A’裁切所获得之横剖面图，其例示根据本发明第一实施例之3D MTJ数组的制造方法，其中第一电极是于第二电极之前形成。图11-12显示根据本发明之一实施例之图8中之3D MTJ数组沿着不同水平位准所取的概略布局上视图及剖面图。图13-14显示根据本发明之另一实施例之图8中之3DMTJ数组沿着不同水平位准所取的概略布局上视图及剖面图。图15-16显示根据本发明之更另一实施例之图8中之3D MTJ数组沿着不同水平位准所取的概略布局上视图及剖面图。
首先参考图1，提供具有主动表面101的基板100。在一实施例中，基板100为单晶硅基板。在各种实施例中，基板100可以是绝缘层上覆硅(SOI)基板，或是在集成电路制造过程中任何阶段期间的半完成晶圆。在主动表面101上沿着实质上平行主动表面101的不同水平位准形成复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)。膜层200’代表选择性提供之额外数组双层200a与200b。膜层200a、200a’、200a”使用第一介电材料而膜层200b、200b’、200b”使用第二介电材料且第一介电材料是不同于第二介电材料，因此膜层200a、200a’、200a”又被称为第一介电层200a、200a’、200a”而膜层200b、200b’、200b”又被称为第二介电层200b、200b’、200b”。第一介电材料「不同于」第二介电材料是指具有/不具有掺质的相同材料、具有/不具有孔隙的相同材料、具有不同结晶取向的相同材料、或不同材料。在一实施例中，交替堆栈的第一介电层200a、200a’、200a”与第二介电层200b、200b’、200b”在相同蚀刻条件下如相同的蚀刻剂(复数蚀刻剂)及/或相同压力及/或射频功率下可具有高蚀刻选择比。例如，第一介电层可包含氧化物材料如二氧化硅(SiO2)、旋涂玻璃(spin-on glass,SOG)、由四乙氧基硅烷(TEOS)所制成的氧化硅、富氧之氧化硅、或上述者的任意组合，第二介电层可包含氮化物或碳化物材料如氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、碳氧化硅(SiOC)、碳氮化硅(SiCN)、或上述者的任意组合。例如，第一介电层可包含一种低介电常数(low-k)材料如美商应用材料所开发之商品black dimondTM、美商陶式化学所开发之商品SiLKTM、SiOC(碳氧化硅)、含氟或孔洞之氧化硅、或上述者的任意组合，第二介电层可包含另一种低介电常数(low-k)材料。本文中所用之「低介电常数(low-k)」一词是指低于二氧化硅之介电常数(约3.9)的介电常数值。一般而言，选择第二介电层(200b、200b’、200b”)所用之第二介电材料时应考虑其介电常数(k值)、黏着性(adhesionability)、结构机械强度、及是否可被湿式蚀刻剂所蚀刻等因素。在一实施例中，第一介电层(200a、200a’、200a”)的每一层及第二介电层(200b、200b’、200b”)的每一层在刚沉积完时皆具有相同的厚度。在另一实施例中，第一介电层(200a、200a’、200a”)的每一层在刚沉积完时具有第一沉积厚度，第二介电层(200b、200b’、200b”)的每一层在刚沉积完时具有第二沉积厚度，且第一沉积厚度是不同于第二沉积厚度。文中所用之「刚沉积完时具有…沉积厚度」是指在沉积完成后立即量测到的厚度，其不同于在沉积完成后又进行了进一步处理后所量测到的厚度，其中进一步处理例如是UV固化、热处理、湿式清理、氧化处理、氮化处理、电浆处理、及/或其他处理如蚀刻处理、及/或研磨处理。又，本发明不限于第一介电层与第二介电层的重复堆栈，本发明尚包含具有至少第一介电层与第二介电层的薄膜堆栈。例如，第一介电层、第二介电层、及第三介电层的重复堆栈亦落入本发明的范畴内。例如，第二介电层可包含具有不同特性及/或功能的复数种介电材料/介电层。
接着参考图2A与图11，藉由至少一干式蚀刻制程尤其是异向性干式蚀刻制程形成贯穿复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)并暴露基板100的复数通孔H1-Hn(图11的部分布局上视图中仅显示通孔H1-H9，图2A的部分横剖面图中仅显示通孔H1与H2)。数字n为代表所形成之通孔之数目的整数。通孔H1-Hn延着实质上垂直于基板100之主动表面101的轴向延伸且在上视图中可具有例如如图11中所示的矩形形状(后续将配合图11-16详细讨论)。值得注意的是，由于各种制程变异，通孔H1-Hn的内表面可能并非如图2A中所示地平坦且垂直于主动表面101。例如，通孔H1-Hn的内表面可能会因为第一介电材料与第二介电材料之间的些许蚀刻率差异而呈锯齿状。例如，通孔H1-Hn的内表面可能会因为用以蚀刻高深宽比之通孔H1-Hn的特定蚀刻程序而呈圆齿状(scalloped)。例如，通孔H1-Hn的内表面可能会因为蚀刻所造成的倾斜轮廓(tapered profile)而不完全垂直于主动表面101。然而在一较佳实施例中，选择用以形成通孔H1-Hn的蚀刻条件俾使通孔H1-Hn的内表面为平滑的且在第一介电层(200a、200a’、200a”)与第二介电层(200b、200b’、200b”)之间的边界处为连续的。亦值得注意的是，由于光学效应及/或其他因素，在微影及蚀刻制程后所得到之通孔H1-Hn在上视图中的真实形状可能不是完美的矩形。例如，通孔H1-Hn在上视图中具有圆角化的形状如圆角化的矩形。
接下来参考图3A及图11，依序将穿隧层301、固定层302、选择性的反铁磁层(AFM层)303及选择性的缓冲层304顺形地形成在通孔H1-Hn的内表面上。穿隧层301可包含氧化镁(MgO)、氧化铝(Al2O3)、或可在MTJ中提供穿隧层功能的任何材料。穿隧层301应为厚度均匀的薄层，其厚度可介于数埃至数奈米之间。由于MTJ单元的穿隧阻抗是主要受到穿隧层的质量与厚度所支配，穿隧层301在整个基板100各处及每一通孔内应具有极均匀的厚度且应避免小孔与肿块的存在，以在MTJ数组的复数MTJ单元之间达到最小的阻抗差异。固定层302可包含铁磁材料如钴-铁-硼(CoFeB)三元材料、钴-铁-钽(CoFeTa)三元材料、镍-铁(NiFe)二元材料、钴(Co)、钴-铁(CoFe)二元材料、钴-铂(CoPt)二元材料、钴-钯(CoPd)二元材料、铁-铂(FePt)二元材料、镍(Ni)、钴(Co)与铁(Fe)的合金、或具有高磁穿隧效应与高磁异向性的任何铁磁材料。AFM层303包含反铁磁材料如含锰(Mn)材料且是与固定层302反铁磁地耦合，以在固定层达到固定的磁化方向且自远处观察几乎零净磁矩。固定层亦可选择性的以两层或两层以上的铁磁性异质结构(heterostructure)所组成。选择性的缓冲层304可包含非磁性材料如钌(Ru)及/或钽(Ta)以作为AFM层303与后续形成之第一电极(后续将参考图3A讨论之)之间的黏着层及/或阻障层。穿隧层301、固定层302、选择性的AFM层303及选择性的缓冲层304可藉由化学气相沉积制程尤其是原子层沉积制程或藉由物理气相沉积尤其是平面磁控溅射制程或离子束沉积制程所形成。
再次参考图3A及图11，形成第一导电材料填充通孔H1-Hn并进行至少一平坦化制程如化学机械研磨制程以移除通孔H1-Hn外多余的穿隧层301、固定层302、选择性的AFM层303、选择性的缓冲层304及第一导电材料，藉此在基板100各处达到全局平坦的表面并形成填充于通孔H1-Hn中的复数图案化第一电极305。意即，穿隧层301、固定层302、选择性的AFM层303、选择性的缓冲层304及复数第一电极305的裸露表面实质上与第二介电层200b”的上表面切齐。由于在化学机械研磨制程期间常会进行过研磨(overpolishing)以确保通孔外的材料皆被移除，第二介电层200b”在化学机械研磨制程后可能会有些许的厚度损失。为了避免补偿第二介电层200b”在化学机械研磨后的厚度损失，可增加第二介电层200b”的沉积厚度，使其比第二介电层200b’的厚度更厚。意即，第二介电层200b”可比第二介电层200b’更厚，因此亦比第二介电层200b更厚。第一导电材料可为集成电路之内联机常用之具有低电阻率的导电材料如掺杂多晶硅、钨(W)、铝(Al)、铜(Cu)、上述者的合金、或III-V族组件或内存组件之电极常用的导电材料如铬-金(CrAu)二元材料或铝-金(AlAu)二元材料。第一导电材料可藉由电镀制程、真空镀膜制程、或化学气相沉积制程所形成。由于欲移除复杂的薄膜堆栈(301-305)，因此可能必须采用多个化学机械研磨制程或具有不同研磨条件的多步骤化学机械研磨制程以达到高产量与均匀移除，其中上述之研磨条件例如是研浆种类、下压力、及/或pH值。
接下来参考图4A及图11，藉由至少一干式蚀刻制程尤其是异向性干式蚀刻制程在复数通孔旁形成贯穿复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)并暴露基板100的复数沟槽T1-Tm(图11之部分布局上视图中仅显示沟槽T1-T2，图4A中仅显示一沟槽T1)。数字m为代表所形成之沟槽之数目的整数且其可与数字n相同或相异。沟槽T1-Tm延着实质上垂直于基板100之主动表面101的轴向延伸且在上视图中可具有例如如图11中所示的矩形形状。沟槽T1-Tm在上视图与横剖面图中的形状可能会受到上述类似的制程变异与因素所影响(请参考形成通孔H1-Hn的段落)，导致其在横剖面图中不完美的侧壁轮廓及上视图中的不完美形状。
现参考图11-16，其提供复数沟槽与复数通孔之不同局部布局实例。值得注意的是，此些布局沿着裁切线所取的横剖面图是相同的。又，布局图11-16中所示之布局与结构可以相同的方法(即图1、2A、3A、4A、5A、6A、7A与8所例示之方法、或图1、2B、3B、4B、5B、6B、7B与8所例示之方法)但不同的光罩制造，其中光罩能将对应的布局图案转移至材料层。图11-16的布局与结构亦可以图9所代表的方法制造。因此，除非特别说明，否则此些布局所共享的方法步骤将参考图11-12解释且此些方法步骤可应用至所有布局。复数沟槽与复数通孔之一例示性布局中，一沟槽可对应至复数通孔。例如，如图11之局部布局图中所示，一矩形沟槽T1可被两行通孔(通孔H1、H2、H4、H5、H7与H8)所包夹。复数沟槽与复数通孔可以其他方式配置。例如，如图13中所示，复数行沟槽如(T1’、T3’、T5’)及(T2’、T4’、T6’)与复数行通孔如(H1’、H4’、H7’)、(H2’、H5’、H8’)及(H3’、H6’、H9’)是交替配置。例如，如图15中所示，一矩形沟槽T4”可被至少四个矩形通孔H2”、H4”、H5”与H7”所围绕。每一矩形沟槽T1’-Tq’(T1”-Tx”，其中q与x为整数)及每一矩形通孔H1’-Hr’(H1”-Hy”，其中r与y为整数)可具有相同的尺寸如上视图中的面积或长宽。或者如图11中所示，每一矩形沟槽T1-Tm与每一矩形通孔H1-Hn可具有不同的尺寸。在图4A与图11的情况中，一沟槽是小于一通孔。然而，本发明并不限于上述列举的情况，本发明可采用各种形状、尺寸、数目、及排列之沟槽与通孔的组合。
接下来参考图5A及图11-16，进行至少一等向性蚀刻尤其是湿式蚀刻以经由沟槽T1-Tm(图5A中仅显示一沟槽T1)选择性地移除部分的复数第一介电层(200a、200a’、200a”)。在一较佳实施例中，此湿式蚀刻对于第一介电层具有高蚀刻率但对于第二介电层(200b、200b’、200b”)只有极低的蚀刻率。如图5A中所示，在围绕沟槽T1-Tm之部分复数第一介电层之区域处形成凹穴1-p(图5A中仅显示凹穴1-6)。数字p为代表形成之凹穴之数目的整数。值得注意的是，凹穴1-6在图5A的横剖面图中被显示为彼此分离的六个独立凹穴，但事实上在上视图中凹穴1、凹穴2与凹穴3是分别实体连接至凹穴4、凹穴5与凹穴6(图标未显示)。更具体而言，沿着第一介电层200a”的水平位准取一上视图(未显示)，凹穴1与凹穴4为一矩形环状空洞的两个部分，此矩形空洞后续会被填满且其围绕沟槽T1；类似地沿着第一介电层200a’的水平位准取一上视图(未显示)，凹穴2与凹穴5为一矩形环状空洞的两个部分，此矩形空洞后续会被填满且其亦围绕沟槽T1；且类似地沿着第一介电层200a的水平位准取一上视图(未显示)，凹穴3与凹穴6为一矩形环状空洞的两个部分，此矩形空洞后续会被填满且其亦围绕沟槽T1。凹穴1-p的数目取决于复数沟槽与复数通孔的布局以及有多少组复数双层如(200a、200b)或(200a’、200b’)或(200a”、200b”)。在图11与12所示的实施例中，一个沟槽如沟槽T1是受到六个通孔H1、H4、H7、H2、H5与H8(排列于两行中)夹置，因此一个矩形环状空洞(图标未显示)包含六个凹穴。在图13与14所示的实施例中，一个沟槽如沟槽T3’受到两个通孔H4’与H5’夹置，因此在此情况中一个矩形环状空洞(图标未显示)包含两个凹穴。在图15与16所示的实施例中，一个沟槽如沟槽T4”是受到四个通孔H2”、H4”、H5”与H7”夹置，因此在此情况中一个矩形环状空洞包含四个凹穴。亦应注意，包含复数凹穴之一空洞的形状取决于沟槽的形状。矩形沟槽会导致矩形环状空洞。然而，由于对应沟槽附近的环境，空洞可能不是完美的圆形或矩形。一个凹穴是由第一介电层内的一个沟槽与一个通孔所定义。因此，一个空洞内所形成之凹穴的数目是由紧密相邻于一沟槽之复数通孔的数目所决定。又，凹穴1、凹穴2与凹穴3暴露出顺形形成于通孔H1之内表面之穿隧层301之一表面的不同区域，而凹穴4、凹穴5与凹穴6暴露出顺形形成于通孔H2之内表面之穿隧层301之一表面的不同区域。每一凹穴自一沟槽如沟槽T1突伸的水平凹穴深度取决于该沟槽与紧密相邻之一通孔之间的距离。每一凹穴的垂直凹穴高度取决于对应之第一介电层(200a、200a’、200a”)的厚度。在一较佳实施例中，沟槽T1与通孔H1之间的距离是实质上等于沟槽T1与通孔H2之间的距离。类似地，在一较佳实施例中，在此阶段中第一介电层(200a、200a’、200a”)的厚度是实质上彼此相等。此处所指之「实质上」一词可涵盖因无法避免之制程容裕/变异所造成之偏离期望结果的差异。例如，由于微影制程的对准失准，沟槽T1与通孔H1之间的距离可能不等于沟槽T1与通孔H2之间的距离。例如，第一介电层(200a、200a’、200a”)的厚度可能会因为沉积设备之间的调校问题而有所不同。
接下来参考图6A，依序将自由层401及选择性的缓冲层402顺形地形成在沟槽T1-Tm之内表面及凹穴1-p之内表面上。接着，形成第二导电材料403填充沟槽T1-Tm及凹穴1-p并进行至少一平坦化制程如化学机械研磨制程以移除沟槽T1-Tm外多余的自由层401、选择性的缓冲层402及第二导电材料403，藉此在基板100各处形成实质上全局平坦的表面。意即，穿隧层301、固定层302、选择性的AFM层303、选择性的缓冲层304及第一电极305之经研磨后的上表面以及自由层401、选择性的缓冲层402及第二导电材料403之经研磨后之上表面是与第二介电层200b”之经研磨后的上表面切齐。自由层401可包含铁磁材料如钴-铁-硼(CoFeB)三元材料、钴-铁-钽(CoFeTa)三元材料、镍-铁(NiFe)二元材料、钴(Co)、钴-铁(CoFe)二元材料、钴-铂(CoPt)二元材料、钴-钯(CoPd)二元材料、铁-铂(FePt)二元材料、镍(Ni)、钴(Co)与铁(Fe)的合金、或具有低矫顽性与高热稳定性的任何铁磁材料。自由层亦可选择性的以两层或两层以上的铁磁性异质结构(heterostructure)所组成，以增加其热稳定性。选择性的缓冲层402可包含非磁性材料如钌(Ru)及/或钽(Ta)及/或钛(Pt)以作为自由层401与第二导电材料403之间的黏着层及/或阻障层。自由层401及选择性的缓冲层402可藉由化学气相沉积制程尤其是原子层沉积制程或藉由物理气相沉积尤其是平面磁控溅射制程或离子束沉积制程所形成。第二导电材料可为集成电路之内联机常用之具有低电阻率的导电材料如掺杂多晶硅、钨(W)、铝(Al)、铜(Cu)、上述者的合金、或III-V族组件或内存组件之电极常用的导电材料如铬-金(CrAu)二元材料或铝-金(AlAu)二元材料。第二导电材料可藉由电镀制程、真空镀膜制程、或化学气相沉积制程所形成。由于欲移除复杂的薄膜堆栈(401-403)，因此可能必须采用多个化学机械研磨制程或具有不同研磨条件的多步骤化学机械研磨制程以达到高产量与均匀移除。
接着参考图7A及图11-16，进行至少一异向性蚀刻制程以移除填充于沟槽T1-Tm中之第二导电材料403以及顺形形成在沟槽T1-Tm之侧壁上之自由层401与选择性的缓冲层402但留下位于凹穴1-p(图7A中仅显示凹穴1-6)中的第二导电材料403、自由层401与选择性的缓冲层402。更具体而言，在此阶段，留在一个空洞中的第二导电材料403、自由层401与选择性的缓冲层402已和留在另一个空洞中的第二导电材料403、自由层401与选择性的缓冲层402彼此实体分离且电性隔离。然而，在相同空洞但不同凹穴如凹穴1与凹穴4中的第二导电材料403、自由层401与选择性的缓冲层402仍分别为一体的结构。例如，包含凹穴1与凹穴4之空洞中的第二导电材料403为一个矩形环状的一体结构(未显示于图11-16中)。自由层401及选择性的缓冲层402亦分别如此(未显示于图11-16中)。接着，在基板上形成一图案化屏蔽如一图案化光阻以保护复数凹穴中的第二导电材料403、自由层401与选择性的缓冲层402并进行至少一蚀刻制程以移除空洞内非凹穴处的第二导电材料403、自由层401与选择性的缓冲层402。换言之，原本分别为一体结构之每一空洞中的第二导电材料403、自由层401与选择性的缓冲层402已被区段化而变成离散的部件。结果如图12、14及16中所示，一个凹穴中的第二导电材料403、自由层401与选择性的缓冲层402已和另一个凹穴中的第二导电材料403、自由层401与选择性的缓冲层402电性隔离。留在复数凹穴如凹穴1-p中的第二导电材料403变成了嵌于复数凹穴中的复数第二电极如第二电极4031-403p(图7A中仅显示第二电极4031-4036)。值得注意的是，由于图11-12、图13-14及图15-16的不同布局，分别用于图11-12、图13-14及图15-16的图案化屏蔽的形状亦可能不同。在图11-12的实施例中，利用图案化屏蔽来保留与通孔如通孔H1紧密相邻之部分第二导电材料403、自由层401与选择性的缓冲层402，但移除通孔之间如通孔H1与H4之间的部分第二导电材料403、自由层401与选择性的缓冲层402。类似地，图13-14及图15-16的实施例中，利用图案化屏蔽来保留与通孔如通孔H1’与H1”紧密相邻之部分第二导电材料403、自由层401与选择性的缓冲层402，但移除通孔之间如通孔H1’与H4’之间及通孔H1”与H4”之间的部分第二导电材料403、自由层401与选择性的缓冲层402。藉此，形成在一个沟槽(一个凹穴)与一个通孔之间的一个MTJ单元可被独立地接取(读入、读取等)。在图11-12的实施例中，一个沟槽如沟槽T1被6个通孔如通孔H1、H2、H4、H5、H7与H8夹置，因此相同空洞中的第二导电材料403、自由层401与选择性的缓冲层402的每一者被区段化为6个子部(图12中仅显示两个子部)。类似地，在图13-14的实施例中，一个沟槽如沟槽T1’被两个通孔如通孔H1’与H2’夹置，因此相同空洞中的第二导电材料403、自由层401与选择性的缓冲层402的每一者被区段化为如图14所示的两个子部。又类似地，在图15-16的实施例中，一个沟槽如沟槽T1”被4个通孔如通孔H1”、H2”、H4”与图16未显示的另一通孔所围绕，因此相同空洞中的第二导电材料403、自由层401与选择性的缓冲层402的每一者被区段化为如图16所示的4个子部。
接着参考图8及图11-16，在沟槽T1-Tm中形成绝缘材料404填充沟槽T1-Tm并填充空洞内无第二导电材料403、自由层401与选择性的缓冲层402的空间。进行至少一平坦化制程如化学机械研磨制程以移除多余的绝缘材料404，在基板100各处达到实质上全局平坦的表面。现在完成了根据本发明之第一实施例之包含复数MTJ单元如单元C1-Cp(后面将详细讨论)之3D MTJ数组。类似地，完成了根据本发明之第一实施例之针对图13-14及图15-16之布局的3D MTJ数组。为了完成集成电路可进行更进一步的制造制程如形成讯号传递及供给电压用之内联机、形成封装相关的接合垫与钝化层等。MTJ单元如单元C1-Cp中的每一者皆包含复数通孔如通孔H1-Hn中之一通孔内的部分穿隧层301、固定层302、选择性的AFM层303、选择性的缓冲层304与第一电极305以及嵌于复数凹穴如凹穴1-p中之一凹穴内的部分自由层401与选择性的缓冲层402及一第二电极。顺形形成在复数凹穴如凹穴1-p中之一凹穴之内表面上的部分自由层401被称为一U形自由层401。类似地，顺形形成在复数凹穴如凹穴1-p中之一凹穴之内表面上的部分缓冲层402被称为一U形缓冲层402。重要的是，为了使一第一介电层内的第二电极如第一介电层200a内的第二电极4033与4036和另一第一介电层内的第二电极如第一介电层200a’内的第二电极4032与4035实体分离且电性隔离，必须要完全移除沟槽如沟槽T1-Tm中尤其是位于复数第二介电层内的第二导电材料403。类似地，为了相同的理由，必须要完全移除沟槽如沟槽T1-Tm中尤其是位于复数第二介电层内的自由层401与选择性的缓冲层402。从沿着第二介电层200b”之水平位准所取之上视图11、13与15可见一般，即缺乏自由层401、选择性的缓冲层402与第二导电材料403。
现参考图1、2B、3B、4B、5B、6B、7B与8及图11-16讨论本发明之第二实施例。图1、2B、3B、4B、5B、6B、7B与8为沿着上视图11-16之裁切线A-A’裁切所获得之横剖面图，其例示根据本发明第二实施例之3D MTJ数组的制造方法，其中第二电极是于第一电极之前形成。图11-12显示根据本发明之一实施例之图8中之3D MTJ数组沿着不同水平位准所取的概略布局上视图及剖面图。图13-14显示根据本发明之另一实施例之图8中之3DMTJ数组沿着不同水平位准所取的概略布局上视图及剖面图。图15-16显示根据本发明之更另一实施例之图8中之3D MTJ数组沿着不同水平位准所取的概略布局上视图及剖面图。
首先参考图1，类似于第一实施例，提供具有主动表面101的基板100，复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)是形成于主动表面101上。基板100及复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)的细节如其材料与特性请参考第一实施例。类似地，本发明不限于第一介电层与第二介电层的重复堆栈，本发明尚包含具有至少第一介电层与第二介电层的薄膜堆栈。
接下来参考图2B及图11，藉由至少一干式蚀刻制程尤其是异向性干式蚀刻制程形成贯穿复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)并暴露基板100的复数沟槽T1-Tm(图11之部分布局上视图中仅显示沟槽T1-T2，图2B中仅显示一沟槽T1)。复数沟槽T1-Tm的细节如形状、尺寸、数目及排列等请参考第一实施例。
接着参考图3B及图11，进行至少一等向性蚀刻尤其是湿式蚀刻以经由沟槽T1-Tm(图3B中仅显示一沟槽T1)选择性地移除部分的复数第一介电层(200a、200a’、200a”)。在一较佳实施例中，此湿式蚀刻对于第一介电层能提供高蚀刻率但对于第二介电层(200b、200b’、200b”)仅提供极低的蚀刻率。结果如图3B中所示，在围绕沟槽T1-Tm之部分复数第一介电层之区域处形成凹穴1-p(图3B中仅显示凹穴1-6)。值得注意的是，相较于借着裸露(停止于)顺形形成在通孔内表面上之穿隧层301之表面的不同区域而形成复数凹穴的第一实施例，在此第二实施例中藉由控制蚀刻制程如使用时间控制模式之蚀刻制程来形成复数凹穴。为了达到经精心设计的布局如上视图11、13与15中所示的部分布局，应仔细控制每一凹穴的水平深度。凹穴1-p的细节如其形状、尺寸、及排列方式请参考第一实施例及图11、13与15。
接下来参考图4B，依序将自由层401及选择性的缓冲层402顺形地形成在沟槽T1-Tm之内表面及凹穴1-p之内表面上。接着，形成第二导电材料403填充沟槽T1-Tm及凹穴1-p并进行至少一平坦化制程如化学机械研磨制程移除沟槽T1-Tm外多余的自由层401、选择性的缓冲层402与第二导电材料403，藉此在基板100各处达到实质上全局平坦的表面。意即，自由层401、选择性的缓冲层402与第二导电材料403之研磨后的上表面和第二介电层200b”之研磨后的上表面实质切齐。自由层401、选择性的缓冲层402与第二导电材料403的细节如其材料、形成方式及特性请参考第一实施例。
接着参考图5B及图11-16，进行至少一异向性蚀刻制程以移除填充于沟槽T1-Tm(图5B中仅显示沟槽T1)中之第二导电材料403以及顺形形成在沟槽T1-Tm之侧壁上之自由层401与选择性的缓冲层402但留下位于复数凹穴如凹穴1-p(图5B中仅显示凹穴1-6)中的第二导电材料403、自由层401与选择性的缓冲层402。接着，在基板上形成一图案化屏蔽如一图案化光阻以保护复数凹穴中的第二导电材料403、自由层401与选择性的缓冲层402并进行至少一蚀刻制程以移除空洞内非凹穴处的第二导电材料403、自由层401与选择性的缓冲层402。因此如图12、14与16中所示，一凹穴中的第二导电材料403、自由层401及选择性的缓冲层402是与另一凹穴中的导电材料403、自由层401及选择性的缓冲层402实体分离且电性隔离。换言之，每一空洞中的第二导电材料403、自由层401及选择性的缓冲层402是根据凹穴的预定位置而受到区段化。针对图11-12、图13-14及图15-16之不同布局之凹穴排列及材料区段化的细节请参考第一实施例。
接下来参考图6B及图11-16，在沟槽T1-Tm中形成绝缘材料404填充沟槽T1-Tm并填充空洞内无第二导电材料403、自由层401与选择性的缓冲层402的空间。进行至少一平坦化制程如化学机械研磨制程以移除多余的绝缘材料404，以在整个基板100上达成实质上的全局平坦的表面。
接下来参考图7B及图11-16，藉由至少一干式蚀刻制程尤其是异向性干式蚀刻制程形成贯穿复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)并暴露基板100的复数通孔H1-Hn(图11的部分布局上视图中仅显示通孔H1-H9，图7B的部分横剖面图中仅显示通孔H1与H2)。应了解，所形成之复数通孔H1-Hn与复数凹穴相邻而裸露顺形形成在复数凹穴之垂直侧壁上之自由层401之表面的复数区域。这可借着精准的微影对准及/或形成复数通孔H1-Hn后对复数通孔H1-Hn额外进行扩大而达到。通孔H1-Hn的几何特征请参考第一实施例。复数通孔相对于复数沟槽之配置及通孔H1-Hn的细节请参考第一实施例及图11-12、图13-14及图15-16之布局说明。
接着参考图8及图11-16，依序将穿隧层301、固定层302、选择性的反铁磁层(AFM层)303及选择性的缓冲层304顺形地形成在通孔H1-Hn的内表面上。接下来，形成第一导电材料填充通孔H1-Hn并进行至少一平坦化制程如化学机械研磨制程移除通孔H1-Hn外多余的穿隧层301、固定层302、选择性的AFM层303、选择性的缓冲层304、及第一导电材料，藉此在基板100各处达到实质上全局平坦的表面并形成填充于通孔H1-Hn中的复数图案化第一电极305。至此已完成根据本发明之第二实施例之包含复数MTJ单元如MTJ单元C1-Cp(后续将详细讨论)的3D MTJ数组。类似地，完成根据本发明之第二实施例之具有图13-14及图15-16之布局之复数MTJ单元的3D MTJ数组。为了完成集成电路可进行更进一步的制造制程如形成讯号传递及供给电压用之内联机、形成封装相关的接合垫与钝化层等。穿隧层301、固定层302、选择性AFM层303、选择性的缓冲层304、及第一导电材料的细节如其材料与特性请参考第一实施例。
本发明之包含复数MTJ单元如单元C1-Cp之3D MTJ数组可依本发明之第一实施例(通孔如通孔H1-Hn是于沟槽如沟槽T1-Tm之前形成)或本发明之第二实施例(通孔是于沟槽之后形成)制造。对于第一及第二实施例而言，顺形形成于通孔内表面上的穿隧层301必须和顺形形成在凹穴内表面上的自由层401实体接触，其中凹穴是自对应至该通孔的沟槽(通常与该通孔紧密相邻)的内表面突伸。为了确保穿隧层301与自由层401之间的实体接触，在第一实施例中利用穿隧层301作为蚀刻停止层并采用适当程度的过蚀刻来蚀刻形成凹穴。又，虽然图11-12、图13-14与图15-16显示不同布局之上视图，但此些上视图沿着裁切线A-A’所取之横剖面图皆相同且可依第一及第二实施例制造完成。
现在参考第一实施例、第二实施例及图9讨论本发明之第三实施例。图9为根据本发明第三实施例之3D MTJ数组之制造方法所形成之另一3D MTJ数组的横剖面图，在此方法中穿隧层是形成于沟槽中而非形成在通孔中。
首先，参考第一实施例(图1、2A、3A、4A、5A、6A、7A)讨论第三实施例。现在参考图1与9，提供具有主动表面101的基板100，复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)是形成于主动表面101上。接着参考图2A、9及11-16，藉由至少一干式蚀刻制程形成贯穿复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)并暴露基板100的复数通孔H1-Hn(图2A及9之部分横剖面图中仅显示通孔H1与H2，图11-16提供更多布局细节)。接着参考图3A及9，依序将固定层302、选择性的反铁磁层(AFM层)303及选择性的缓冲层304顺形地形成在通孔H1-Hn的内表面上，并形成第一导电材料填充通孔H1-Hn。进行至少一平坦化制程如化学机械研磨制程移除通孔H1-Hn外多余的固定层302、选择性的AFM层303、选择性的缓冲层304与第一导电材料，藉此在基板100各处达到实质上全局平坦的表面并形成填充于通孔H1-Hn中的复数图案化第一电极305。值得注意的是，在此阶段，第一实施例(图3A)与第三实施例(图9)之间的主要差异在于是否形成穿隧层301。在第一实施例中穿隧层301是形成于通孔H1-Hn中，但在此第三实施例中通孔H1-Hn中并无穿隧层301。接着参考图4A、9及11-16，藉由至少一干式蚀刻制程在复数通孔旁形成贯穿复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)并暴露基板100的复数沟槽T1-Tm(图4A与9中仅显示一沟槽T1，图11-16提供更多布局细节)。接下来参考图5A、9及11-16，进行至少一等向性蚀刻尤其是湿式蚀刻以经由沟槽T1-Tm选择性地移除部分的复数第一介电层(200a、200a’、200a”)，藉此在围绕沟槽T1-Tm之部分复数第一介电层之区域处形成凹穴1-p(图5A及9中仅显示凹穴1-6)。接着参考图6A及9，依序将穿隧层301、自由层401及选择性的缓冲层402顺形地形成在沟槽T1-Tm之内表面及凹穴1-p之内表面上。然后形成第二导电材料403填充沟槽T1-Tm及凹穴1-p并进行至少一平坦化制程如化学机械研磨制程以移除沟槽T1-Tm外多余的穿隧层301、自由层401、选择性的缓冲层402及第二导电材料403，藉此在基板100各处达到实质上全局平坦的表面。值得注意的是，在此阶段，第一实施例(图6A)与第三实施例(图9)之间的主要差异在于是否形成穿隧层301。在第一实施例中穿隧层301并非形成于沟槽T1-Tm中，但在第三实施例中穿隧层301是形成于沟槽T1-Tm。接下来参考图7A、9及11-16，进行至少一异向性蚀刻制程以移除填充于沟槽T1-Tm中之第二导电材料403以及顺形形成在沟槽T1-Tm之侧壁上之穿隧层301、自由层401与选择性的缓冲层402但留下位于凹穴1-p(图7A中仅显示凹穴1-6)中的第二导电材料403、穿隧层301、自由层401与选择性的缓冲层402。由于穿隧层301是由至少一绝缘材料所构成，在此阶段可选择性地移除穿隧层301。意即，穿隧层301可留在沟槽T1-Tm的侧壁上(未显示)。接着在基板上形成一图案化屏蔽如一图案化光阻以保护复数凹穴中的第二导电材料403、穿隧层301、自由层401与选择性的缓冲层402并进行至少一蚀刻制程以移除空洞内非凹穴处的第二导电材料403、穿隧层301、自由层401与选择性的缓冲层402。接着参考图9及11-16，在沟槽T1-Tm中形成绝缘材料404填充沟槽T1-Tm并填充空洞内无第二导电材料403、穿隧层301、自由层401与选择性的缓冲层402的空间。进行至少一平坦化制程如化学机械研磨制程以移除多余的绝缘材料404，在基板100各处达到实质上全局平坦的表面。现在完成了根据本发明之第三实施例之包含复数MTJ单元如图9中所示之单元C1*-Cp*的3D MTJ数组。除了形成穿隧层301与移除穿隧层301之外，参考第一实施例所讨论的所有细节皆可应用至此第三实施例。由于对穿隧层301所作的改变，每一MTJ单元如图9中所示之C1*-Cp*将具有U形穿隧层301。
类似地，根据本发明第三实施例之包含复数MTJ单元如图9中所示之C1*-Cp*的3DMTJ数组亦可依第二实施例(图1、2B、3B、4B、5B、6B、7B)之方法制造。第三实施例(图9)与第二实施例之间的差异亦在于形成穿隧层301与移除穿隧层301。具体而言，为了制造第三实施例之结构，可对第二实施例进行下列修改：在图4B之阶段，在自由层401与选择性的缓冲层402之前形成穿隧层301使穿隧层301顺形形成在沟槽T1-Tm之内表面及凹穴1-p之内表面上，然后对已形成的穿隧层301、自由层401、选择性的缓冲层402及第二导电材料403进行平坦化；在图5B之阶段，可移除沟槽T1-Tm之侧壁上的穿隧层301或可将穿隧层301留在沟槽T1-Tm之侧壁上，并且移除在空洞中未受到图案化屏蔽保护之穿隧层301；及在图9阶段，不在通孔H1-Hn中形成穿隧层301。除了形成穿隧层301与移除穿隧层301之外，参考第一或第二实施例所讨论的所有细节皆可应用至此第三实施例。
现在将参考图8、10及10-16讨论根据本发明一实施例之MTJ单元及包含复数MTJ单元的3D MTJ数组。图8为根据本发明之一实施例之一3D MTJ数组的横剖面图。图10为根据本发明之一实施例之图8所示之3D MTJ数组的一MTJ单元的概略横剖面图。图11-16显示根据本发明之不同实施例之图8中之3D MTJ数组沿着不同水平位准所取的布局上视图。
参考图8及11-16，提供单晶半导体材料基板100如单晶硅基板。在不同的实施例中，基板100可以是绝缘层上覆硅(SOI)基板，或是在集成电路制造过程中任何阶段期间的半完成晶圆。基板100具有主动表面101如其上形成有各种主动组件及/或被动组件的前表面，主动表面101沿着水平方向延伸。基板100通常可具有200mm、300mm、450mm、或更大的直径或宽度。然而本发明并不限于此。基板100可具有非上述的任何形状、材料、及/或尺寸。复数双层200’、(200a、200b)、(200a、200b’)、(200a”、200b”)是设置于主动表面101上。复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)的细节如其材料及特性请参考第一与第二实施例。本发明之3D MTJ数组是设置于复数双层200’、(200a、200b)、(200a’、200b’)、(200a”、200b”)内。本发明之3D MTJ数组包含顺形地形成在通孔H1-Hn(图7中仅显示两个通孔H1与H2，图9中仅显示8个通孔H1-H8，图11中仅显示9个通孔H1’-H9’)之一通孔之内表面上之一穿隧层301的一部分、一固定层302的一部分、一选择性的AFM层303的一部分、与一选择性的缓冲层304的一部分以及填充于通孔H1-Hn之一通孔内之一第一电极305的一部分。由于前述所讨论之通孔H1-Hn的形状与位向，每一个第一电极305在上视图中可具有矩形形状且沿着实质上垂直于基板100之主动表面101的轴向方向延伸。由于有n个通孔，因此有n个第一电极。穿隧层301、固定层302、选择性的AFM层303、选择性的缓冲层304及第一电极305的细节如其材料、形成方式及特性等请参考第一与第二实施例。
参考图8，本发明之3D MTJ数组更包含顺形地形成在凹穴1-p之一凹穴之内表面上的一U形自由层401与一U形选择性的缓冲层402以及嵌于凹穴1-p之一凹穴中的一第二电极如第二电极4031(图8中仅显示6个凹穴)。如前所讨论，凹穴1-p是借着经由复数沟槽移除部分第一介电层200a、200a’、200a”所形成，因此复数第一介电层内的凹穴1-p是自对应的沟槽朝向对应的通孔突伸且位于不同水平位准处的凹穴是藉由第二介电层200b、200b’、200b”垂直分离。因此，嵌于凹穴1-p中的复数第二电极是设置于复数第一介电层内且位于不同水平位准处的第二电极藉由复数第二介电层而彼此垂直分离。
又，如前所讨论且由图8及图12、14与16更可见，每一空洞中之第二导电材料403、自由层401及选择性的缓冲层402是依凹穴的预定位置(一凹穴是形成于一沟槽与一通孔之间)而被区段化。因此，一凹穴中的第二导电材料403、自由层401及选择性的缓冲层402是与另一凹穴中的导电材料403、自由层401及选择性的缓冲层402实体分离且电性隔离。如前面参考第一实施例所解释，复数凹穴及复数第二电极的数目是取决于复数通孔及复数沟槽的布局。
参考图8，第一电极305的第一部分、一第二电极如嵌于凹穴1中之第二电极4031、穿隧层301的第一部分、固定层302的第一部分、及夹置于第一电极305的第一部分与第二电极之间的一U形自由层401构成一MTJ单元如图8中所示之MTJ单元C1；第一电极305的第二部分、一第二电极如嵌于凹穴2中之第二电极4032、穿隧层301的第二部分、固定层302的第二部分、及夹置于第一电极305的第一部分与第二电极之间的一U形自由层401构成一MTJ单元如图8中所示之MTJ单元C2；图8中所示之其他MTJ单元C3-C6则依此类推。本发明之3D MTJ数组包含复数MJT单元如图8中所示之单元C1-C6，复数MJT单元的配置方式不只水平地横跨基板100亦沿着第一电极305垂直堆栈。一般而言，每一第一电极305可被独立地电接取(读取、写入、施加电压、汲取电流等)，每一第二电极如第二电极4031可被独立地电接取或围绕/邻近相同沟槽的复数第二电极可被共同电接取例如第二电极4034与位在相同第一介电层中的另一第二电极可被共同电接取。在任一上述情况中，电选择一第一电极如沟槽T1中的第一电极305以及一第二电极如嵌于凹穴1中的第二电极4031可电接取一MTJ单元如MTJ单元C1。是以，经由读取或写入操作，吾人可读取或写入本发明之3D MTJ数组的一MTJ单元。或者，可独立电接取根据本发明之一实施例之一MTJ单元内的任何导电或半导体层或共同接取多个MTJ单元内的任何导电或半导体层，藉此使本发明之MTJ单元成为一多端组件(multi-terminal device)如三端组件(three-terminaldevice)。上述及下列针对MTJ单元及数组所解释的操作原理亦适用于图9中所示的3D MTJ数组。
参考图10，其提供本发明之一简化的MTJ单元C1以解释各种类型的MTJ单元及其可能的操作模式。简化的MTJ单元C1包含：一第一电极305，具有沿着实质上垂直于基板100之主动表面101的方向延伸的一轴向(基板100及主动表面101并未显示于图10中)；嵌于一U形自由层401(因此亦嵌于对应的凹穴1)中的一第二电极4031；一固定层302；一穿隧层301；及夹置于该第一电极305与该第二电极4031之间的该U形自由层401。U形自由层401具有实质上垂直于基板100之主动表面101的一垂直部(图10中标有箭头的部分)。当固定层302及U形自由层401之垂直部的磁化方向是如图10中的箭头所示沿着固定层302及U形自由层401之垂直部的厚度方向(即实质上垂直于第一电极305的轴向且平行于主动表面101)时，简化的MTJ单元C1之固定层302及U形自由层401的垂直部具有面外磁化(out-of-planemagnetization)。或者，简化的MTJ单元C1之固定层302及U形自由层401的垂直部具有面内磁化(in-plane magnetization)。在面内磁化的情况中，固定层302及U形自由层401之垂直部的磁化方向是垂直于固定层302及U形自由层401之厚度方向(即实质上平行于第一电极305的轴向且垂直于主动表面101)。应注意，在本发明的MTJ单元中矩形第二电极4031的长边侧应处于实质上垂直于主动表面101的方向，使得U形自由层401的垂直部与穿隧层301能有较大的接触面积，故整个U形自由层401的磁化方向是由与穿隧层301接触的部分(即垂直部)所支配。无论是面外磁化或面内磁化型的MTJ单元C1，MTJ单元C1皆可具有两个可能的状态：固定层302及U形自由层401之垂直部的磁化方向相同(以图10中所示的面外磁化型为例，当固定层302及U形自由层401之垂直部的磁化方向皆指向例如左侧时)时的状态，此状态被称为平行态(parallel state)；或固定层302及U形自由层401之垂直部的磁化方向相反(以图10中所示的面外磁化型为例，当固定层302及U形自由层401之垂直部的磁化方向一左一右时)时的状态，此状态被称为反平行态(antiparallel state)。上述两种状态中的一者会导致较低的电阻值而两种状态中的另一者会导致明显较高的电阻值。经由第一电极305与第二电极401施加电流可读出MTJ单元C1的状态。意即，借着对一第一电极与一对应的第二电极施加电流可独立分别读取本发明之3D MTJ数组的每一MTJ单元。
为了达到上述的两种状态，可选择不同的磁切换机制。传统上，第一种机制使电流通过第二电极4031而产生一外加磁场以改变自由层401(U形自由层401之垂直部)的磁化方向。固定层302通常具有较高的切换场，因此外加磁场无法轻易地改变其磁化方向而使得其磁化方向总是指向相同方向。另一方面，自由层401具有较小的切换场，因此取决于外加磁场，自由层401的磁化方向能自由指向和固定层302之磁化方向相同的方向或和固定层302之磁化方向相反的方向。第二种机制使相反方向的电流通过第一电极305与第二电极4031，藉由自旋翻转力矩(Spin Torque Transfer,STT)效应而改变自由层401(U形自由层401之垂直部)的磁化方向。或者，可在第一电极305与第二电极4031之间施加正电压或负电压，藉由电压控制之磁异向性(Voltage-Controlled Magnetic Anisotropy,VCMA)方法改变自由层401(U形自由层401之垂直部)的磁化方向。或者，可使电流通过第二电极4031，藉由自旋翻转力矩(Spin Transfer Torque,STT)或自旋轨道力矩(Spin-Orbit Torque,SOT)效应或自旋霍尔效应(Spin-Hall Effect,SHE)或拉希巴效应(Rashba Effect)改变自由层401(U形自由层401之垂直部)的磁化方向。亦可采用其他效应如巨旋霍尔效应(giant spin Halleffect,GSHE)。
本发明之穿隧层、自由层、固定层、反铁磁层、缓冲层中的每一者不限于单一材料的均质单层结构；只要能达到如其名称所指的功能，上述的每一层可以多种材料之迭层、或相同材料但不同组成比例的迭层、或相同材料但组成比例变异的单层实施。
本发明之MTJ单元的第一电极及第二电极(及其他电终端，若存在其他电终端)最后可电连接字符线及位线(及其他适合的操作电压或组件)。因此，本发明之3-D MTJ数组、适当联机***与适当电路设计的整合方案可应用至各种组态的磁性随机存取内存(MRAM)，此些组态可包含但不限于一晶体管搭配一MTJ(1T1M)的组态、一晶体管搭配两MTJ(1T2M)的组态等。采取本发明之3-D MTJ数组的MRAM可受惠于本发明之垂直单元堆栈及紧密通孔与沟槽布局的好处，在较小的芯片尺寸中达到较高的储存密度。其亦可和各种不同功能的逻辑如AND、OR、NOR、NAND等组合，应用至数字或模拟电路。
简化的MTJ单元C1显示一个MTJ单元的基本结构。然而，本发明之MTJ单元可采用能达到磁穿隧效应的各种薄膜堆栈。例如，可将额外的膜层如晶种层及/或阻障层添加至薄膜堆栈中。例如，自由层401可被两层由间隔层所分隔的铁电层所取代。例如，固定层302可单独存在而毋需选择性AFM层303的协助。本发明借着使MTJ单元沿着实质上垂直于基板表面的方向垂直堆栈及有利的沟槽-通孔布局设计，能提供高密度的3D MTJ数组。
上述实施例仅是为了方便说明而举例，虽遭所属技术领域的技术人员任意进行修改，均不会脱离如权利要求书中所欲保护的范围。

Claims (19)

1.一种电子装置，包含：
一第一电极，具有沿着实质上垂直于一基板之一主动表面的一方向延伸的一轴向；
一固定层、一U形自由层、及夹置于该固定层与该U形自由层之间的一穿隧层；及
一第二电极，嵌于该U形自由层中；
多个双层，沿着实质上平行该主动表面的不同水平位准形成；
一通孔，位于该基板上，贯穿该双层，该固定层是顺形地设置于该通孔的一内表面上且该第一电极填满该通孔；及
其中该固定层、该穿隧层、及该U形自由层是设于该第一电极与该第二电极之间并构成一磁穿隧接面。
2.如权利要求1所述的电子装置，其特征在于，该磁穿隧接面具有一可变状态，该可变状态可独立地且分离地藉由一磁化切换机制改变。
3.如权利要求1所述的电子装置，其特征在于，更包含：
一沟槽，实质上垂直该主动表面；及
一凹穴，沿着一水平位准自该沟槽突伸，该U形自由层是顺形地设置于该凹穴的一内表面上且该第二电极是嵌于该U形自由层中。
4.如权利要求3所述的电子装置，其特征在于，更包含：
一另一凹穴，沿着一另一水平位准自该沟槽突伸，该另一水平位准是不同于该水平位准；
一另一U形自由层，顺形地设置于该另一凹穴的一内表面上；及
一另一第二电极，嵌于该另一U形自由层中，
其中该固定层、该穿隧层、该U形自由层、及该另一U形自由层构成垂直堆栈之复数磁穿隧接面。
5.如权利要求1所述的电子装置，其特征在于，该磁穿隧接面中的每一者具有一可变状态，经由该第一电极与一对应的第二电极施加一电流可独立地且分离地改变该可变状态。
6.如权利要求3所述的电子装置，其特征在于，更包含：
一另一通孔，位于该基板上，
其中该通孔与该另一通孔是设置于该沟槽的相对两侧。
7.如权利要求1所述的电子装置，其特征在于，更包含：
一反铁磁层与一缓冲层，设置于该固定层与该第一电极之间。
8.一种电子装置，包含：
一第一电极，具有沿着实质上垂直于一基板之一主动表面的一方向延伸的一轴向；
一固定层、一U形自由层、及夹置于该固定层与该U形自由层之间的一U形穿隧层；
一第二电极，嵌于该U形自由层中；及
多个双层，沿着实质上平行该主动表面的不同水平位准形成；
一通孔，位于该基板上，贯穿该双层，该固定层是顺形地设置于该通孔的一内表面上且该第一电极填满该通孔；
其中该固定层、该U形穿隧层、及该U形自由层是设于该第一电极与该第二电极之间并构成一磁穿隧接面。
9.如权利要求8所述的电子装置，其特征在于，该磁穿隧接面具有一可变状态，该可变状态可独立地且分离地藉由一磁化切换机制改变。
10.如权利要求8所述的电子装置，其特征在于，更包含：
一沟槽，实质上垂直该主动表面；及
一凹穴，沿着一水平位准自该沟槽突伸，该U形穿隧层与该U形自由层是顺形地设置于该凹穴的一内表面上且该第二电极是嵌于该U形自由层中。
11.如权利要求10所述的电子装置，其特征在于，更包含：
一另一凹穴，沿着一另一水平位准自该沟槽突伸，该另一水平位准是不同于该水平位准；
一另一U形穿隧层与一另一U形自由层，顺形地设置于该另一凹穴的一内表面上；及
一另一第二电极，嵌于该另一U形自由层中，
其中该固定层、该U形穿隧层、该U形自由层、该另一U形穿隧层、及该另一U形自由层构成垂直堆栈之复数磁穿隧接面。
12.如权利要求8所述的电子装置，其特征在于，该磁穿隧接面中的每一者具有一可变状态，经由该第一电极与一对应的第二电极施加一电流可独立地且分离地改变该可变状态。
13.如权利要求10所述的电子装置，其特征在于，更包含：
一另一通孔，位于该基板上，
其中该通孔与该另一通孔是设置于该沟槽的相对两侧。
14.如权利要求8所述的电子装置，其特征在于，更包含：
一反铁磁层与一缓冲层，设置于该固定层与该第一电极之间。
15.一种三维磁穿隧接面数组，包含：
一第一电极，具有沿着实质上垂直于一基板之一主动表面的一方向延伸的一轴向；
一固定层之一第一部分、一第一自由层、夹置于该固定层之该第一部分与该第一自由层之间的一穿隧层之一第一部分、及一第二电极之一第一部分，其中该固定层之该第一部分、该穿隧层之该第一部分、及该第一自由层是设置于该第一电极与该第二电极之该第一部分之间并构成一第一磁穿隧接面；
该固定层之一第二部分、一第二自由层、夹置于该固定层之该第二部分与该第二自由层之间的该穿隧层之一第二部分、及该第二电极之一第二部分，其中该固定层之该第二部分、该穿隧层之该第二部分、及该第二自由层是设置于该第一电极与该第二电极之该第二部分之间并构成一第二磁穿隧接面，
其中该第一磁穿隧接面与该第二磁穿隧接面是沿着该第一电极垂直堆栈。
16.如权利要求15所述的三维磁穿隧接面数组，其特征在于，该第一与该第二磁穿隧接面中的每一者具有一可变状态，经由该第一电极与一对应的第二电极施加一电流可独立地且分离地改变该可变状态。
17.如权利要求15所述的三维磁穿隧接面数组，其特征在于，该第一自由层与该第二自由层为U形，该第二电极之该第一部分与该第二电极之该第二部分是分别嵌于该U形第一自由层与该U形第二自由层中。
18.如权利要求15所述的三维磁穿隧接面数组，其特征在于，更包含：
一通孔，位于该基板上，其中该固定层与该穿隧层是顺形地设置于该通孔的一内表面上且该第一电极是填满该通孔。
19.如权利要求15所述的三维磁穿隧接面数组，其特征在于，更包含：
一沟槽，位于该基板上；及
一第一凹穴与一第二凹穴，沿着不同水平位准自该沟槽突伸，
其中该第一自由层为U形且是顺形地设置于该第一凹穴的一内表面上，其中该第二自由层为U形且是顺形地设置于该第二凹穴的一内表面上。
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