CN106485020B - 带有非易失性存储器的处理器芯片仿真器 - Google Patents

带有非易失性存储器的处理器芯片仿真器 Download PDF

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Abstract

本发明公开了一种带有非易失性存储器的处理器芯片仿真器实现方法，等效控制逻辑模块处于用户模式时，模拟等效非易失性存储器读写操作时序控制功能和性能，配合SRAM存储器一起等效产品芯片中非易失性存储器的读写操作时序、功能和性能；停止运行用户程序时，用户通过集成开发环境软件向非易失性存储器区域下载代码、填充或修改数据时，监控模块控制等效控制逻辑模块处于监控模式，等效控制逻辑模块与SRAM存储器一起等效为标准的SRAM存储器操作时序、功能和性能，集成开发环境软件下发的操作标准SRAM存储器指令直接访问和操作这块非易失性存储器区域。本发明能保证仿真器功能性能真实性的同时，提高仿真器的易用性和调试性能。

Description

带有非易失性存储器的处理器芯片仿真器
技术领域
本发明涉及仿真器领域，特别是涉及一种带有非易失性存储器的处理器芯片仿真器。
背景技术
处理器芯片内有用户开发的用户程序，在用户程序的编写和调试中，所使用的工具一般是仿真器。仿真器内使用包含产品处理器芯片各项功能的仿真芯片，用于模拟产品处理器芯片的工作行为，仿真芯片与仿真器其它部件(存放用户程序的程序存储器、存放数据的数据存储器，以及用户电脑上的集成开发环境等)配合实现用户程序的仿真运行和各项调试功能。
很多处理器芯片带有非易失性存储器，例如EEPROM(Electrically ErasableProgrammable Read-Only Memory，电可擦可编程只读存储器)等，可作为程序存储器或数据存储器使用，实现掉电后数据不丢失的功能特性。现有仿真器通常是采用SRAM(StaticRandom Access Memory，静态随机存取存储器)加存储器等效控制逻辑(相当于存储器控制器，例如EEPROM Control，实现存储器读写操作时序上的模拟等效)来等效替代产品芯片中的非易失性存储器，以尽可能做到与真实芯片中非易失性存储器在功能和性能上的等效。但是，仿真器配套使用的集成开发环境都是标准的调试软件，例如KEIL、MDK、IAR等。用户通过集成开发环境界面向仿真器内的存储器下载代码、通过集成开发环境的存储器窗口向仿真器的存储器填充、改写数据时，都是直接按操作SRAM方式下发目标地址和数据的，不会考虑如果目标存储器是非易失性存储器，需要按照对应的操作方式和时序操作，所以现有仿真器通常有两种实现方式，第一种直接在仿真器中把非易失性存储器做成纯粹的SRAM特性，以确保通过标准的集成开发环境可以直接操作，但会造成仿真器内非易失性存储器在功能、性能上与产品芯片的不一致；第二种是SRAM加等效控制逻辑替代非易失性存储器的方式，确保功能性能的一致性，但需要请集成开发环境厂商或自行增加集成开发环境上的存储器操作补丁，针对自己的芯片的存储器位置、大小、特性定制。但是，仿真器调试用户程序时只有在全速执行用户程序时才关注存储器功能性能与产品芯片的一致性，在停止执行用户程序，通过集成开发环境下载、修改和填充存储器内容时，不关注存储器的功能性能与产品芯片的一致性，而更关心下载速度、填充响应速度等性能，采用第二种方式由于增加了一层补丁层，下载、填充和修改时都需要经过，会使调试性能下降，同时，需要针对不同芯片不同非易失性存储器特性去制作补丁层，也十分麻烦。
发明内容
本发明要解决的技术问题是提供一种带有非易失性存储器的处理器芯片仿真器，能够在保证仿真器功能性能真实性的同时，提高仿真器的易用性和调试性能。
为解决上述技术问题，本发明的带有非易失性存储器的处理器芯片仿真器，包括：
仿真芯片，监控模块，安装在用户电脑上的集成开发环境软件；所述仿真芯片包括处理器，等效控制逻辑模块和SRAM存储器；所述SRAM存储器通过第一标准数据/地址总线与等效控制逻辑模块连接，所述等效控制逻辑模块通过第二标准数据/地址总线与处理器连接，所述监控模块通过模式控制信号线与所述仿真芯片内的等效控制逻辑模块连接；所述监控模块通过调试通道与集成开发环境软件进行信息传送；
所述等效控制逻辑模块处于用户模式时，模拟等效非易失性存储器读写操作时序控制功能和性能，配合SRAM存储器一起等效产品芯片中非易失性存储器的读写操作时序、功能和性能；
停止运行用户程序时，用户通过集成开发环境软件向非易失性存储器区域下载代码、填充或修改数据时，监控模块控制等效控制逻辑模块处于监控模式，等效控制逻辑模块相当于透明通道，与SRAM存储器一起等效为标准的SRAM存储器操作时序、功能和性能，集成开发环境软件以地址加数据的方式下发的操作标准SRAM存储器指令直接访问和操作这块非易失性存储器区域。
采用本发明的仿真器在全速运行用户程序时，真实等效产品芯片非易失性存储器的功能和性能，停止运行用户程序，通过集成开发环境软件向非易失性存储器区域下载代码、填充或修改数据时，无需制作或使用集成开发环境软件的存储器接口补丁，标准集成开发环境软件就可以正常且快速地操作非易失性存储器区域内的代码和数据。保证仿真器功能性能真实性的同时，提高了仿真器的易用性和调试性能，方便了用户程序的开发、调试和测试，有助于提高代码开发效率。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是带有非易失性存储器的处理器芯片仿真器结构示意图。
具体实施方式
如图1所示，所述带有非易失性存储器的处理器芯片仿真器，包括仿真芯片2，监控模块3，安装在用户电脑上的集成开发环境软件7。所述仿真芯片2包括处理器4，等效控制逻辑模块5，SRAM存储器6。所述SRAM存储器6通过第一标准数据/地址总线9与等效控制逻辑模块5连接，所述等效控制逻辑模块5通过第二标准数据/地址总线8与处理器4连接，所述监控模块3通过模式控制信号线11与所述仿真芯片2内的等效控制逻辑模块5连接。所述监控模块3通过调试通道10与集成开发环境软件7进行信息传送。
所述集成开发环境软件7通过调试通道10向监控模块3下发调试指令，接收返回的响应。所述监控模块3通过模式控制信号线11控制等效控制逻辑模块5处于用户模式或监控模式。所述等效控制逻辑模块5处于用户模式时，模拟等效非易失性存储器读写操作时序控制功能和性能，配合SRAM存储器6一起等效产品芯片中非易失性存储器的读写操作时序、功能和性能；所述等效控制逻辑模块5处于监控模式时，是透明通道功能，功能和性能上相当于把与处理器4连接的第二标准数据/地址总线8和与SRAM存储器6连接的第一标准数据/地址总线9直接对接连接。
这样，所实现的仿真器在全速运行用户程序时，监控模块3控制等效控制逻辑模块5处于用户模式，等效控制逻辑模块5与SRAM存储器6一起等效实现了非易失性存储器的操作时序、功能和性能，保证了用户程序全速执行时，真实模拟了产品芯片非易失性存储器的功能和性能。停止运行用户程序时，用户通过集成开发环境软件7向非易失性存储器区域下载代码、填充或修改数据时，监控模块3控制等效控制逻辑模块5处于监控模式，等效控制逻辑模块5相当于透明通道，与SRAM存储器6一起等效为标准的SRAM存储器操作时序、功能和性能，集成开发环境软件7以地址加数据的方式下发的操作标准SRAM存储器指令可以直接访问和操作这块非易失性存储器区域，无需针对性制作或使用集成开发环境的存储器接口补丁，同时，由于没有补丁层，且以最标准简单的SRAM存储器操作指令操作，标准集成开发环境可以十分高效、快速地操作非易失性存储器区域内的代码和数据。
以上通过具体实施方式对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (3)

1.一种带有非易失性存储器的处理器芯片仿真器，其特征在于，包括：仿真芯片，监控模块，安装在用户电脑上的集成开发环境软件；所述仿真芯片包括处理器，等效控制逻辑模块和SRAM存储器；所述SRAM存储器通过第一标准数据/地址总线与等效控制逻辑模块连接，所述等效控制逻辑模块通过第二标准数据/地址总线与处理器连接，所述监控模块通过模式控制信号线与所述仿真芯片内的等效控制逻辑模块连接；所述监控模块通过调试通道与集成开发环境软件进行信息传送；
所述等效控制逻辑模块处于用户模式时，模拟等效非易失性存储器读写操作时序控制功能和性能，配合SRAM存储器一起等效产品芯片中非易失性存储器的读写操作时序、功能和性能；
停止运行用户程序时，用户通过集成开发环境软件向非易失性存储器区域下载代码、填充或修改数据时，监控模块控制等效控制逻辑模块处于监控模式，等效控制逻辑模块相当于透明通道，与SRAM存储器一起等效为标准的SRAM存储器操作时序、功能和性能，集成开发环境软件以地址加数据的方式下发的操作标准SRAM存储器指令直接访问和操作这块非易失性存储器区域。
2.如权利要求1所述的处理器芯片仿真器，其特征在于：所述等效控制逻辑模块处于监控模式时，是透明通道功能，功能和性能上相当于把与处理器连接的第二标准数据/地址总线和与SRAM存储器连接的第一标准数据/地址总线直接对接连接。
3.如权利要求1或2所述的处理器芯片仿真器，其特征在于：所述集成开发环境软件通过调试通道向监控模块下发调试指令，接收返回的响应；所述监控模块通过模式控制信号线控制等效控制逻辑模块处于用户模式或监控模式。
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