CN106469654A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体装置及其制造方法，半导体制造方法包括提供自基板延伸的多个鳍片。多个鳍片中的每一者具有顶表面及两个相对横向侧壁。在多个鳍片中的每一者的第一区域上方形成栅极结构及栅极结构作为顶表面与两个相对横向侧壁的介面。在多个鳍片中的每一者的第二区域上形成源极/漏极外延特征。源极/漏极外延特征作为顶表面与两个相对横向侧壁的介面。提供由源极/漏极外延特征的至少一个表面所界定的气隙。形成具有通道的鳍式场效晶体管装置以达到的迁移率改良及/或改良的鳍片轮廓，进而增强鳍式场效晶体管装置的性能。

Description

半导体装置及其制造方法
技术领域
本发明涉及一种具有源极/漏极结构的鳍式场效晶体管及其制造方法。
背景技术
电子工业已经历了对更小且更快的电子装置不断增长的需求，这些电子装置同时能够支持更多数量的日益复杂及尖端的功能。因此，半导体工业中存在制造低成本、高效能及低功率集成电路(integrated circuits；ICs)的持续趋势。迄今，已通过按比例缩小半导体IC尺寸(例如，最小特征尺寸)在很大程度上实现了这些目标，并因此改良了生产效率及降低了相关成本。然而，此按比例缩小亦导致半导体制造工艺复杂性增加。因此，实现半导体IC及装置的持续进步需要半导体制造工艺及技术的类似进步。
最近，已引入多栅极装置以通过增加栅极通道耦接、减少截止状态电流及减少短通道效应(short-channel effects；SCEs)努力改良栅极控制。已引入的一种多栅极装置为鳍式场效晶体管(fin field-effect transistor；FinFET)。FinFET得名于类鳍片结构，此结构自鳍片所形成的基板延伸，并用于形成FET通道。FinFET可与现有互补金氧半导体(complementary metal-oxide-semiconductor；CMOS)工艺相容，FinFET的三维结构允许大幅按比例缩小这些FinFET，同时维持栅极控制及减轻SCE。在现有工艺中，可使源极与漏极特征在鳍片中的凹部内外延生长。然而，由于FinFET装置的鳍片在间距上减小及在深宽比上增加，此生长可不充分。举例而言，不充分可包括所形成源极/漏极中产生空隙，可对晶体管具有品质影响，包括造成通道应变降低及装置迁移率减小。因此，现有技术尚未证明在所有方面皆完全令人满意。
发明内容
在一实施例中提供一种半导体制造方法，其中包括提供自基板延伸的多个鳍片。多个鳍片中的每一者具有顶表面及两个相对横向侧壁。在多个鳍片中的每一者的第一区域上方形成栅极结构及栅极结构作为顶表面与两个相对横向侧壁的介面。在多个鳍片中的每一者的第二区域上形成源极/漏极外延特征。源极/漏极外延特征作为顶表面及两个相对横向侧壁的介面。提供由源极/漏极外延特征的至少一个表面所界定的气隙。
在另一实施例中，方法包括提供基板，基板具有自基板延伸的第一鳍片及第二鳍片及插设于鳍片之间的隔离特征。使用外延工艺，在第一鳍片及第二鳍片上方沉积外延层。外延层具有配置于第一鳍片上的第一表面及相对第二曲线表面。在外延层之下形成气隙及由外延层及隔离特征的顶表面所界定气隙。
在本文所呈现的其他实施例中，提供一种半导体装置，半导体装置包括第一鳍片元件及第二鳍片元件，两个鳍片元件之间具有浅沟槽隔离特征。在第一鳍片及第二鳍片上配置栅极结构。在邻接栅极结构的第一鳍片及第二鳍片元件的每一者上配置源极/漏极外延材料。源极/漏极外延材料具有自STI特征的顶表面延伸的曲线表面。
以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
附图说明
为让本发明的上述和其他目的、特征、优点与实施例能更明显易懂，所附附图的详细说明如下：
当结合随附的附图阅读时，自以下详细描述将很好地理解本发明的态样。应注意，根据工业中的标准实务，各特征并非按比例绘制。事实上，出于论述清晰的目的，可任意增加或减小各特征的尺寸。
图1根据本发明的一或更多个态样制造FinFET装置或装置的部分的方法的流程图；
图2～4及图5A、5B～图15A、15B根据图1的方法的态样的装置200的实施例的等角视图；图15C与图15D根据图1的方法的态样的装置200的实施例的对应于图15A与图15B的等角视图的横截面视图；
图16A与图16B根据图1的方法的另一示例性实施例的态样的装置1600的实施例的等角视图；图16C与图16D对应横截面视图；
图17根据本发明的一或更多个态样制造FinFET装置或装置的部分的另一方法的流程图；以及
图18～30根据图15的方法的态样的装置1800的实施例的等角视图；图31根据图17的方法的态样的装置1800的实施例的对应于第30图的等角视图的横截面视图。
其中，附图标记
100 方法
102 步骤
104 步骤
106 步骤
108 步骤
110 步骤
112 步骤
114 步骤
116 步骤
118 步骤
120 步骤
122 步骤
124 步骤
126 步骤
200 装置
200A 装置
200B 装置
202 基板
204 硬遮罩层
302 鳍片
402 STI特征
502 外延鳍片部分
602A 鳍片元件
602B 鳍片元件
702 帽盖层
802 虚设氧化物
902 栅极堆叠
904 电极层
906 硬遮罩层
908 氧化层
910 氮化层
1102 间隔垫层
1302 源极/漏极特征
1302A 材料
1302B 材料
1402 ILD层
1502 栅极结构
1600A 装置
1600B 装置
1602B 装置
1700 方法
1702 步骤
1704 步骤
1705 步骤
1706 步骤
1710 步骤
1712 步骤
1714 步骤
1716 步骤
1718 步骤
1720 步骤
1722 步骤
1724 步骤
1726 步骤
1800 装置
1802 外延层
1804 外延层
1902 鳍片元件
2002 氧化层
2004 氧化层
2202 鳍片元件
2804 材料
具体实施方式
以下将以附图及详细说明清楚说明本发明的精神，任何所属技术领域中具有通常知识者在了解本发明的较佳实施例后，当可由本发明所教示的技术，加以改变及修饰，其并不脱离本发明的精神与范围。
以下揭露内容提供许多不同实施例或范例，以便实施所提供标的的不同特征。下文描述元件及排列的特定范例以简化本发明。当然，范例仅为示例性且并不欲为限制性。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征及第二特征可不处于直接接触的实施例。另外，本发明可在各范例中重复元件符号及/或字母。此重复系出于简明性及清晰的目的，且本身并不指示所论述的各实施例及/或配置之间的关系。
另外，为了便于描述，本文可使用空间相对性术语(诸如「之下」、「下方」、「下部」、「上方」、「上部」及类似者)来描述诸图中所图示一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了诸图所描绘的定向外，空间相对性术语意欲包含使用或操作中装置的不同定向。设备可经其他方式定向(旋转90度或处于其他定向上)且因此可相应地解读本文所使用的空间相对性描述词。
亦应注意，本发明以多栅极晶体管或鳍片型多栅极晶体管形式呈现实施例，此鳍片型多栅极晶体管在本文中被称为FinFET装置。此装置可包括P型金氧半导体FinFET装置或N型金氧半导体FinFET装置。FinFET装置可为双栅极装置、三栅极装置、块体装置、绝缘体上硅(silicon-on-insulator；SOI)装置及/或其他配置。一般技术者可认识到可受益于本发明的态样的半导体装置的其他范例。举例而言，本文所描述的一些实施例亦可应用于环绕栅极(gate-all-around；GAA)装置、Ω栅极(Omega-gate)装置或Π栅极(Pi-gate)装置。
图1图示半导体制造的方法100，包括制造具有外延源极/漏极特征的FinFET装置。
在一实施例中，由方法100形成的FinFET装置包括无掺杂剂通道，方法100与参看图17所论述的方法1700类似。本文所使用的术语「无掺杂剂」是用于描述具有自约0cm-3至约1×1017cm-3的外质掺杂剂浓度的材料。在一些范例中，本文所使用的术语「未掺杂」可与「无掺杂剂」互换使用，两者具有类似含义。在一些实施例中，这些术语可指示并非有意掺杂(例如，通过离子植入工艺、扩散工艺或其他掺杂工艺)的基板区域、鳍片区域或其他区域。在其他实施例中，鳍片的一或更多个区域可掺有掺杂剂。本文所使用的「掺杂剂」或「外质掺杂剂」是用于描述一种杂质(例如，B、P、As等)，此杂质可经引入到半导体晶格中以意欲用于改变半导体的电学特性。举例而言，可将N型杂质引入到半导体中以形成N型材料，及可将P型杂质引入到半导体中以形成P型材料。
本文亦论述具有「曲线」表面或边缘的外延生长材料。此亦可称为「无刻面」。无刻面材料是一种具有曲线表面的材料且不欲暗指自外延生长天然产生的晶体定向或面的任何缺失(例如，在原子至原子尺度上)。确切而言，可通过调谐生长条件及/或在生长期间包括其他工艺(例如，蚀刻)以控制外延材料的表面来改良特征的所得表面，以使得表面具有整体曲线形状(例如，与具有界定表面的少量直线平面相对，诸如在沟槽上方呈菱形形成的外延材料)。
应理解，方法100包括具有互补金氧半导体(complementary metal-oxide-semiconductor；CMOS)技术工艺流程的特征的步骤，且因此本文仅简要描述这些步骤。可在方法100之前、之后及/或期间执行额外步骤。
图2、图3、图4、图5A、图5B、图6A、图6B、图7A、图7B、图8A、图8B、图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A及图15B是根据图1的方法100的各阶段的半导体装置200的实施例的等角视图。图15C与图15D是对应于图15A与图15B的各别等角视图的横截面视图。应理解，可通过CMOS技术工艺流程制造半导体装置200的多个部分，且因此本文仅简要描述一些工艺。另外，半导体装置200可包括各种其他装置及特征，诸如其他类型装置，诸如额外晶体管、双极接合晶体管、电阻器、电容器、电感器、二极管、熔线、静态随机存取记忆体(static random access memory；SRAM)及/或其他逻辑电路等，但经简化以便更好地理解本揭露的发明概念。在一些实施例中，半导体装置200包括多个半导体装置(例如，晶体管)，这些半导体装置包括可互连的PFET、NFET等。此外，应注意，方法100的工艺步骤(包括参看图2至图15给出的任何描述)仅为示例性且不欲视为对超出随附权利要求范围中所特定叙述的内容的限制。应注意，命名「A」的附图(例如，图5A)表示第一类型装置(例如，n型场效晶体管或NMOS晶体管或部分)及命名「B」的附图表示对应阶段处的第二类型装置(例如，p型FET或PMOS晶体管或其部分)。可在相同基板(例如，基板202)上形成每个装置类型(例如，由「A」图表示的装置类型及由「B」图表示的装置类型)。一或更多个隔离特征(例如，STI)可插设于第一类型的装置与第二类型的装置之间。
方法100开始于步骤102，此处提供基板。参看图2的范例，在步骤102的一实施例中，提供基板202。在一些实施例中，基板202可为半导体基板(诸如硅基板)。在一些实施例中，基板202可包括半导体基板上所形成的各层，包括导电层或绝缘层。在一些实施例中，基板202为相连硅基板。取决于技术中已知的设计需要，基板202可包括各种掺杂配置。基板202亦可包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。或者，基板202可包括化合物半导体及/或合金半导体。另外，基板202可视情况包括外延层(epi层)，可受应变用于效能增强，可包括绝缘体上硅(SOI)结构及/或具有其他适宜增强特征。
在图2的范例中，在步骤102的实施例中，基板202包括基板上所配置的硬遮罩(掩膜)层204。硬遮罩层204可包括氧化层(例如，可包括SiO2的衬垫氧化层)及氧化层上方所形成的氮化层(例如，可包括Si3N4的衬垫氮化层)。在一些范例中，硬遮罩层204包括热生长氧化物、CVD沉积氧化物及/或ALD沉积氧化物。在一些实施例中，硬遮罩层204包括通过CVD或其他适宜技术沉积的氮化层。硬遮罩层204可用于保护基板202的多个部分及/或用于界定下文所图示的图案(例如，鳍片元件)。举例而言，硬遮罩层204的氧化层可具有约5纳米(nm)与约40nm之间的厚度。在一些实施例中，硬遮罩层204的氮化层可具有约20nm与约160nm之间的厚度。
在一实施例中，方法100包括在步骤102处执行抗穿通(anti-punch through；APT)植入及/或其他制造工艺以提供用于晶体管形成的适宜基板。
方法100随后行进至步骤104，此处在基板上形成用于后续FinFET形成的鳍片元件。参看图3的范例，在步骤104的实施例中，形成自基板202延伸的多个鳍片元件302。鳍片元件302可界定基板的「主动」区域，在「主动」区域中将形成晶体管。
如参看基板202所描述，鳍片302可包括：硅或另一元素半导体(诸如锗)；化合物半导体(包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)；合金半导体(包括SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)；或上述的组合。可使用包括光微影及蚀刻工艺的适宜工艺制造鳍片302。光微影工艺可包括在基板202上方(例如，在硬遮罩层204上方)形成光阻层，使抗蚀剂曝露于图案中，执行后曝光烘焙工艺，及使抗蚀剂显影以形成包括抗蚀剂的遮罩元件。在一些实施例中，可使用电子束(electron beam；e-beam)微影工艺执行图案化抗蚀剂以形成遮罩元件。遮罩元件可随后用于保护基板202的区域及基板上所形成的层，同时蚀刻工艺在未受保护区域中形成沟槽，这些沟槽穿透图案化硬遮罩层204及进入至基板202中，从而留下多个延伸鳍片302。可使用干式蚀刻(例如，反应性离子蚀刻)、湿式蚀刻及/或其他适宜工艺蚀刻鳍片302之间的沟槽。亦可使用方法的众多其他实施例来在基板上形成鳍片。
方法100随后行进至步骤106，此处在鳍片元件之间形成隔离特征。隔离特征可为浅沟槽隔离(shallow trench isolation；STI)特征。参看图4的范例，在鳍片302之间配置STI特征402。举例而言，在一些实施例中，在基板202上方沉积介电层，用介电材料填充插设于鳍片302之间的沟槽。在一些实施例中，介电层可包括SiO2、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(fluorine-doped silicate glass；FSG)、低k介电质、上述的组合及/或技术中已知的其他适宜材料。在各范例中，可通过化学气相沉积(chemical vapor deposition；CVD)工艺、次大气压CVD(subatmospheric CVD；SACVD)工艺、可流动CVD工艺、原子层沉积(atomiclayer deposition；ALD)工艺、物理气相沉积(physical vapor deposition；PVD)工艺及/或其他适宜工艺沉积介电层。在一些实施例中，在介电层沉积后，可使装置200退火例如以改良介电层的品质。在一些实施例中，介电层(及后续形成的STI特征402)可包括多层结构(例如，具有一或更多个衬垫层的多层结构)。
在形成STI特征中，在介电层沉积后，例如通过化学机械研磨(chemicalmechanical polishing；CMP)工艺薄化及平坦化所沉积介电材料。CMP工艺可平坦化顶表面，从而形成图4中所图示的STI特征402。如图4中所图示，在一些实施例中，用于平坦化装置200的顶表面及形成STI特征402的CMP工艺亦可用以自多个鳍片元件302中的各者移除硬遮罩层204。在一些实施例中，可或者通过使用适宜蚀刻工艺(例如，干式或湿式蚀刻)执行硬遮罩层204的移除。
方法100随后行进至步骤108，此处界定各别NFET及PFET特征。在一实施例中，将图5A中所图示的装置200A定义为NFET装置及将图5B中所图示的装置200B定义为PFET装置。可在单个基板202上形成装置200A及200B。
在一实施例中，装置200A中的鳍片302为硅。装置200A的鳍片302可取决于所欲装置效能适当掺杂及/或未掺杂。
在方法100的一实施例中，修改装置200B(例如，PFET装置)的通道区域以改良迁移率。举例而言，可形成装置200B的外延鳍片部分502。在一实施例中，外延鳍片部分502为硅锗(SiGe)。或者，在一些实施例中，外延鳍片部分502可包括其他材料(诸如锗)、化合物半导体(诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(诸如SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或上述的组合。在适宜制造方法的一范例中，装置200B中的鳍片302(图4)凹陷及外延鳍片部分502在凹部中生长。可使用分子束外延(molecular beam epitaxy；MBE)工艺、金属有机化学气相沉积(metalorganicchemical vapor deposition；MOCVD)工艺及/或其他适宜外延生长工艺形成外延鳍片部分502。在移除及外延生长工艺期间，可保护装置200A。外延生长可继的以适宜平坦化工艺(诸如CMP)。外延鳍片部分502可未掺杂或可经适当掺杂以提供所欲装置效能。
因此，在一实施例中，装置200A的鳍片302包括第一半导体材料(基板202)及装置200B的鳍片302具有第一半导体材料部分(基板202)及与第一部分不同的第二半导体材料(502)。举例而言，在一实施例中，装置200A的鳍片302包括硅(基板202)及装置200B的鳍片302具有硅部分(基板202)及硅锗部分(502)。
举例而言，取决于所欲装置效能，鳍片302(包括外延鳍片部分502)可经适当掺杂以包括砷、磷、锑或其他N型施体材料或包括硼、铝、镓、铟或其他P型受体材料。
方法100随后行进至步骤110，此处使STI特征凹陷以曝露鳍片。参看图6A及图6B的范例，已使STI特征402凹陷，从而分别提供鳍片602A及602B，鳍片在STI特征402的顶表面上方延伸。在一些实施例中，凹陷工艺可包括干式蚀刻工艺、湿式蚀刻工艺及/或两者的组合。在一些实施例中，控制凹陷深度(例如，通过控制蚀刻时间)以便分别产生鳍片元件602A及602B的曝露上部部分的所欲高度HA及HB。在一实施例中，高度HA介于约30纳米(nm)与约60nm之间。在一实施例中，高度HB介于约30纳米(nm)与约60nm之间。HA可实质上等于HB。尽管图6B图示STI特征402的凹部与外延鳍片部分502的底表面实质上共面，但在其他实施例中，此可并非必需。
在一实施例中，方法100随后行进至步骤112，此处在基板上形成一或更多个牺牲层。在一实施例中，在基板上形成帽盖层及/或虚设介电(例如，氧化)层。参看图7A与图7B的范例，在鳍片602A及602B上形成帽盖层702。在一实施例中，帽盖层702为硅。帽盖层702可在后续处理期间为外延鳍片部分502提供保护及/或在鳍片602A及602B之后续处理期间允许类似栅极堆叠组成。可通过外延生长、ALD、CVD或其他适宜沉积技术形成帽盖层702。在一实施例中，帽盖层702厚度介于约1与2纳米之间。
在硅帽盖层沉积后，可自NFET装置区域移除此层。使用图8A的范例，自装置200A(例如，NFET)移除硅帽盖层702。可使用适宜蚀刻工艺自装置200A移除帽盖层702，同时保护装置200B及帽盖层702。
步骤112处的方法100可进一步包括形成虚设绝缘层。虚设绝缘层亦可称为虚设氧化层；然而，对氧化物组成的限制并非特定必需。在一实施例中，虚设绝缘层亦形成I/O氧化物。可通过原子层沉积(ALD)及/或其他适宜工艺形成虚设氧化层。参看图8A与图8B的范例，在鳍片602A及/或602B上配置虚设氧化物802。(应注意，亦可在STI特征402的表面上形成虚设氧化物802)。在一些实施例中，虚设氧化物802可包括SiO2。然而，在其他实施例中，具有其他组成的虚设介电质是可能的，其他组成包括例如氮化硅、高K介电材料或其他适宜材料。在各范例中，可通过CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺及/或其他适宜工艺沉积虚设氧化物802。举例而言，介电层802可用于防止后续处理(例如，虚设栅极堆叠的后续形成)对鳍片元件的损坏。
方法100随后行进至步骤114，此处在鳍片元件上形成虚设(亦称为牺牲)栅极结构。可后续移除及用下文所论述的功能栅极替换虚设栅极结构，此被称为替换栅极工艺。尽管本发明包括此替换栅极方法的范例，但吾人可辨识并未采用替换栅极工艺及在步骤114中形成功能栅极的其他实施例。在一实施例中，步骤114中所形成的栅极结构包括多晶硅栅电极。
使用图9A与图9B的范例，形成栅极堆叠902。在一实施例中，栅极堆叠902为下文论述的后续移除的虚设(牺牲)栅极堆叠。(然而，如上文所提及，在方法100的一些实施例中，可维持栅极堆叠902或栅极堆叠的多个部分。)在基板202上方形成栅极堆叠902及分别在鳍片元件602A及602B上方至少部分地配置栅极堆叠902。直接位于栅极堆叠902之下的鳍片元件602A及602B的部分可称为通道区域。栅极堆叠902亦可界定鳍片元件602A及602B的源极/漏极区域，例如邻接鳍片元件602A及602B的通道区域的相对侧及这些相对侧上的各别鳍片元件602A及602B的区域。
在一些实施例中，虚设栅极堆叠902包括介电层802、电极层904及硬遮罩层906，硬遮罩层可包括多个层908及910(例如，氧化层908及氮化层910)。通过诸如层沉积、图案化、蚀刻的各工艺步骤以及其他适宜处理步骤形成栅极堆叠902。示例性层沉积工艺包括CVD(包括低压CVD与电浆增强CVD两者)、PVD、ALD、热氧化、电子束蒸发或其他适宜沉积技术或上述的组合。举例而言，在形成栅极堆叠中，图案化工艺包括微影工艺(例如，光微影或电子束微影)，微影工艺可进一步包括光阻剂涂布(例如，旋转涂布)、软烘焙、遮罩对准、曝光、后曝光烘焙、光阻剂显影、漂洗、干燥(例如，旋转干燥及/或硬烘焙)、其他适宜微影技术及/或上述的组合。在一些实施例中，蚀刻工艺可包括干式蚀刻(例如，RIE蚀刻)、湿式蚀刻及/或其他蚀刻方法。
在一些实施例中，栅极堆叠902的电极层904可包括多晶体硅(多晶硅)。在一些实施例中，硬遮罩层906包括氧化层908，诸如可包括SiO2的衬垫氧化层。在一些实施例中，硬遮罩层906包括氮化层910，诸如可包括Si3N4、氮氧化硅或或者包括碳化硅的衬垫氮化层。
方法100随后行进至步骤116，其中自鳍片元件的源极/漏极区域移除虚设氧化层。可通过适宜选择性蚀刻工艺(诸如Tokyo Electron Limited的干式蚀刻气体化学蚀刻***)或其他适宜蚀刻工艺移除虚设氧化层。参看图10A与图10B的范例，已自鳍片元件602A及602B的源极/漏极区域移除虚设氧化物802。
在一实施例中，方法100的步骤116亦可包括自装置200B移除帽盖层702且尤其是鳍片元件602B的曝露源极/漏极区域中的帽盖层。可通过适宜蚀刻工艺移除帽盖层702。在一些实施例中，在自装置200B移除帽盖层702时，可同时移除鳍片602A的层(例如，曝露层202的帽盖层702)。
方法100随后行进至步骤118，此处在包括虚设栅极结构的侧壁的基板上形成间隔垫元件。间隔垫层可为基板上所形成的保形介电层。间隔垫层可在栅极结构的侧壁上形成间隔垫元件。间隔垫层可包括介电材料，诸如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN薄膜、碳氧化硅、SiOCN薄膜及/或上述的组合。在一些实施例中，间隔垫层包括多个层，诸如主间隔垫壁、衬垫层及类似者。举例而言，可通过使用诸如CVD工艺、次大气压CVD(SACVD)工艺、可流动CVD工艺、ALD工艺、PVD工艺及/或其他适宜工艺的工艺沉积介电材料来形成间隔垫层。参看图11A与图11B的范例，在基板202上配置间隔垫层1102。
在介电材料沉积后，步骤118可继续继的以介电材料的回蚀刻。参看图12A与图12B的范例，已回蚀刻间隔垫材料层以曝露鳍片的源极/漏极区域。间隔垫材料层1102保留在栅极结构902的侧壁上。
在一些实施例中，方法100行进至步骤120，此处修整鳍片元件(例如，减小宽度)。参看图12A与图12B的范例，修整曝露鳍片602A及602B以使得鳍片宽度减小。在一实施例中，自曝露鳍片移除约1nm至约12nm的鳍片宽度。在另一实施例中，修整(例如，移除)约2nm的鳍片602A及/或602B的宽度。在方法100的一实施例中，省略步骤120及不修整鳍片。在一些实施例中，可以不同量修整鳍片602A及602B。在一些实施例中，修整602A或602B中的任一者，而不修整鳍片602A或602B中的另一者。
在一实施例中，修整工艺包括使鳍片602A及602B曝露于臭氧环境中以使得氧化鳍片602A/602B的一部分(例如，硅、硅锗)。随后经由诸如上文参看方法100的步骤116所论述的清洗或蚀刻工艺移除氧化部分。用于修整工艺的额外示例性蚀刻剂可包括硫酸(H2SO4)与过氧化氢(H2O2)的混合物(称为硫酸过氧化物混合物(sulfuric peroxide mixture；SPM))、氢氧化铵(NH4OH)、H2O2与水(H2O)的混合物(称为氨过氧化物混合物(ammonia-peroxidemixture；APM))、NH4OH与H2O2的混合物、H2O2及/或技术中已知的其他蚀刻剂。或者，在一些实施例中，修整工艺可包括干式蚀刻工艺或干式/湿式蚀刻工艺的组合。
如参看图15A、图15B及图15C进一步详细描述，未曝露及因此未修整STI特征的顶部下方的鳍片的宽度。类似地，在一些实施例中，在栅极结构902之下的通道区域中并未修整鳍片602A及602B。
方法100随后行进至步骤122，其中外延生长工艺形成鳍片元件上的源极/漏极特征。可通过执行外延生长工艺形成源极/漏极特征，外延生长工艺提供包覆鳍片元件的源极/漏极区域的外延材料。NFET及PFET装置的外延区域可在不同工艺中或相同工艺中生长及/或包括不同材料及/或掺杂剂或掺杂剂分布。
参看图13A与图13B的范例，在基板202上于邻接栅极堆叠902的鳍片602A及602B上形成源极/漏极特征1302。举例而言，装置200A的源极/漏极特征1302包括材料1302A，材料1302A通过在曝露鳍片602A上外延生长半导体材料得以形成。换言之，在邻接栅极902的曝露鳍片602A周围形成材料1302A；此可称为形成「包层」。另外，装置200B的源极/漏极特征1302包括材料1302B，材料1302B通过在曝露鳍片602B上外延生长半导体材料得以形成。换言之，在曝露鳍片602B周围或「包覆」曝露鳍片形成材料1302B。
在各实施例中，生长半导体材料1302A及/或1302B可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他适宜材料。在一些实施例中，可在外延工艺期间原位掺杂材料1302A/1302B。在一些实施例中，未原位掺杂外延生长材料1302A/1302B，而是例如执行植入工艺以掺杂外延生长材料1302A及1302B。
在一实施例中，鳍片元件602A为硅及外延生长材料1302A亦为硅。在一些实施例中，鳍片602A及1302A可包含类似材料，但掺杂方式不同。在其他实施例中，鳍片602A包括第一半导体材料，外延生长材料1302A包括第二半导体，第二半导体与第一半导体材料不同。在一实施例中，外延生长材料1302A为掺有磷的硅。在另一实施例中，磷掺杂剂浓度可介于约5×1020与约2×1021个原子/cm3之间。或者，外延生长材料1302A可经适当掺杂以包括砷、锑或其他N型施体材料。
在一些实施例中，鳍片602B及1302B可包含类似材料，但掺杂方式不同及/或包括不同百分比的成分。在一些实施例中，鳍片602B包括第一半导体材料，外延生长材料1302B包括第二半导体，第二半导体与第一半导体材料不同。在一实施例中，鳍片元件602B为硅锗及外延生长材料1302B亦为硅锗。在另一实施例中，外延生长材料1302B可为具有约50％与100％之间的锗组成百分比的Si1-xGex(亦即，x介于0.5与1之间(例如，实质上包括Ge，无Si))。在一实施例中，鳍片部分502为具有约20％与约50％之间锗组成百分比的硅锗。外延生长材料1302B可为适当掺有P型掺杂剂材料(诸如硼)的SiGe。举例而言，硼掺杂剂浓度可介于约5×1020与约2×1021个原子/cm3之间。因此，在一实施例中，外延生长材料1302B为具有50％与100％之间锗组成的SiGe(例如，包括实质上无Si的Ge)，鳍片部分502为具有约20％与50％之间锗组成的SiGe，外延生长材料1302B具有约5×1020与约2×1021个原子/cm3之间的掺杂剂浓度(例如，硼)。
在生长工艺完成后，外延生长材料(1302A、1302B)可具有曲线表面。通过图13A与图13B中的外延生长材料1302A、1302B的侧壁图示曲线表面。可通过使用多个外延生长工艺以形成元件1302A、1302B的各者来形成曲线表面，其中每次沉积之后执行蚀刻工艺。在一范例工艺中，在外延生长工具中提供蚀刻剂前驱物(例如，HCl)以在外延生长下原位提供蚀刻工艺。如上文所论述，具有曲线表面的外延生长特征亦可称为「无刻面」。下文参看图15a、图15b、图15c及图15d进一步详细描述外延生长材料的尺寸及形状。
源极/漏极特征1302的形成亦提供用于形成缝隙1304。缝隙1304可填充有空气，且因此称为「气隙」。气隙1304在各别外延特征1304A/1304B的曲线边缘及STI特征402的顶表面所界定的横截面上具有大体三角形形状。下文进一步详细论述气隙1304。气隙1304可向装置提供优势，诸如减小源极/漏极至栅极寄生电容及/或改良装置速度及/或改良装置功率效能。
方法100随后行进至步骤124，此处在基板上形成层间介电(inter-layerdielectric；ILD)层。参看图14A与图14B，在步骤124的一实施例中，在基板202上方形成ILD层1402。在一些实施例中，在形成ILD层1402之前，亦在基板202上方形成接触蚀刻终止层(contact etch stop layer；CESL)。在一些范例中，CESL包括氮化硅层、氧化硅层、氮氧化硅层及/或技术中已知的其他材料。可通过电浆增强化学气相沉积(plasma-enhancedchemical vapor deposition；PECVD)工艺及/或其他适宜沉积或氧化工艺形成CESL。ILD层1402的示例性材料包括例如正硅酸四乙酯(tetraethylorthosilicate；TEOS)氧化物、未掺杂硅酸盐玻璃或掺杂氧化硅，诸如硼磷硅玻璃(borophosphosilicate glass；BPSG)、熔硅石玻璃(fused silica glass；FSG)、磷硅酸盐玻璃(phosphosilicate glass；PSG)、掺硼的硅玻璃(boron doped silicon glass；BSG)及/或其他适宜介电材料。可通过PECVD工艺或其他适宜沉积技术沉积ILD层1402。在一些实施例中，在ILD层1402形成后，半导体装置200可经历高热预算工艺以使ILD层退火。ILD层可包括多个层。
在一些范例中，在沉积ILD层后，可执行平坦化工艺(例如，CMP)以曝露虚设栅极堆叠的顶表面。使用图14A与图14B作为范例，平坦化工艺移除栅极堆叠902上覆的ILD层1402(及CESL层，若存在)的多个部分及平坦化半导体装置200A、200B的顶表面。另外，平坦化工艺可移除栅极堆叠902上覆的硬遮罩906以曝露电极层904。
方法100随后行进至步骤126，此处形成替换栅极。方法100的步骤126包括移除虚设栅极结构或此虚设栅极结构的一部分。作为一个范例，自基板移除预先形成的虚设栅极结构902(例如，介电层802及电极层904)。应注意，亦可自装置200B中的鳍片602B移除帽盖层702。栅极结构902的介电层802及电极层904的移除产生开口或沟槽。可在沟槽或开口中后续形成最终栅极结构(例如，包括高K介电层及金属栅电极)，如下文所描述。可使用选择性蚀刻工艺(诸如选择性湿式蚀刻、选择性干式蚀刻或两者的组合)执行虚设栅极堆叠特征的移除。
在一些实施例中，步骤126继续包括形成包括高K/金属栅极堆叠的替换功能栅极结构。参看图15A与图15B的范例，在通过移除虚设栅极结构902提供的开口内形成栅极结构1502。在各实施例中，栅极结构1502包括高K栅极介电层及金属栅电极堆叠。栅极结构1502亦可包括鳍片的通道区域上方所形成的介面层、介面层上方所形成的高K栅极介电层及高K栅极介电层上方所形成的金属层。本文所使用及描述的高K栅极介电质包括具有高介电常数(例如，大于热氧化硅的介电常数(约3.9))的介电材料。高K/金属栅极堆叠内所使用的金属层可包括金属、金属合金或金属硅化物。另外，高K/金属栅极堆叠的形成包括沉积以形成各栅极材料及一或更多个CMP工艺以移除过量栅极材料及从而分别平坦化半导体装置200A及200B的顶表面。
在一些实施例中，栅极堆叠1502的介面层可包括介电材料，诸如氧化硅(SiO2)、HfSiO或氮氧化硅(SiON)。可通过化学氧化、热氧化、原子层沉积(ALD)、化学气相沉积(CVD)及/或其他适宜方法形成介面层。栅极结构1502的栅极介电层可包括高K介电层，诸如二氧化铪(HfO2)。或者，栅极堆叠1502的栅极介电层可包括其他介电质，诸如TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化合物(SiON)、上述的组合或其他适宜材料。可通过ALD、物理气相沉积(PVD)、CVD、氧化及/或其他适宜方法形成栅极介电层。栅极结构1502的金属层可包括单个层或或者多层结构，多层结构诸如具有选定功函数以增强装置效能的金属层(功函数金属层)、衬垫层、湿润层、黏附层、金属合金或金属硅化物的不同组合。举例而言，栅极结构1502的金属层可包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、Al、WN、Cu、W、Re、Ir、Co、Ni、其他适宜金属材料或上述的组合。另外，金属层可提供N型或P型功函数，可充当晶体管(例如，FinFET)闸电极，及在至少一些实施例中，栅极结构1502的金属层可包括多晶硅层。在各实施例中，可通过ALD、PVD、CVD、电子束蒸发或其他适宜工艺形成栅极结构1502的金属层。另外，对于可使用不同金属层的N-FET及P-FET晶体管可单独形成栅极结构1502的金属层。在各实施例中，可执行CMP工艺以自栅极结构1502的金属层移除过量金属，及从而提供栅极结构1502的金属层的实质平坦顶表面。
现参看图15C与图15D，图15C与图15D图示分别沿图15A与图15B的AA’分别指示的平面切割的装置200A及200B的横截面视图。详言之，图15C与图15D分别图示装置200A及200B的源极/漏极区域的横截面。再一次，在一实施例中，装置200A为NFET装置。在一实施例中，装置200B为PFET装置。
以下论述呈现装置200A及200B的特征的各元件的示例性尺寸。这些尺寸仅为示例性且不欲视为对超出随附权利要求范围中所特定叙述的内容的限制。参看图15C，在一实施例中，鳍片宽度Fw1_A介于约6nm与约14nm之间。如上文参看方法100的步骤104所论述，可通过用于界定鳍片元件的微影与图案化步骤决定这些尺寸。在一实施例中，Fw1_A亦为栅极结构1502之下的通道区域中的鳍片的宽度。在一实施例中，上部鳍片宽度Fw2_A介于约2nm与约6nm之间。通过上文参看步骤120所描述的修整工艺决定鳍片宽度Fw2_A，此修整工艺被应用于上文参看方法100的步骤104所论述界定的鳍片元件上。可提供小于宽度Fw1_A的宽度Fw2_A，例如为了允许在鳍片元件602A之间便于外延生长的益处。鳍片602A/B之间的距离或STI特征402的宽度为SA，在一实施例中，SA可介于约10nm与20nm之间。在另一实施例中，SA为约16nm。鳍片元件602A具有STI特征402的顶表面上方的高度HA；在一实施例中，HA介于约30nm与约60nm之间。
气隙1304可在横截面上为大致三角形，具有由具有长度SA的STI特征402所界定的高度HgapA及底侧。在一实施例中，HgapA介于约10nm与约15nm之间。因此，HgapA可介于曝露鳍片高度HA的约10％与约40％之间。
参看图15D，在装置200B的一实施例中，鳍片宽度Fw1_B介于约6nm与约14nm之间。在一实施例中，鳍片宽度Fw1_B亦为通道区域中的鳍片602B的宽度。如上文参看方法100的步骤104所论述，可通过用于界定鳍片元件的微影与图案化步骤决定此尺寸。在一实施例中，上部鳍片宽度Fw2_B介于约2nm与约6nm之间。通过上文参看步骤120所描述的修整工艺决定鳍片宽度Fw2_B，此修整工艺被应用于上文参看方法100的步骤104所论述界定的鳍片元件上。可提供小于宽度Fw1_B的宽度Fw2_B，例如为了允许在鳍片元件602A之间便于外延生长的益处。STI特征402的宽度为SB，在一实施例中，此宽度可介于约10nm与20nm之间。在另一实施例中，SB为约16nm。鳍片元件602具有STI特征402的顶表面上方的高度HB；在一实施例中，HB介于约30nm与约60nm之间。
气隙1304可在横截面上为大致三角形，具有由具有长度SB的STI特征402所界定的高度HgapB及底侧。在一实施例中，HgapB介于约10nm与约15nm之间。因此，HgapB可介于曝露鳍片高度HB的约10％与约40％之间。
半导体装置200A及200B的各别尺寸可实质上彼此类似，或具有不同值。举例而言，在一些实施例中，Fw2_A可与Fw2_B实质上类似；在一些实施例中，Fw2_A可与Fw2_B不同。作为另一范例，由于鳍片宽度及/或外延材料差异，在一些实施例中，HgapA可与HgapB实质上类似；在一些实施例中，HgapA可与HgapB不同。
半导体装置200A及200B可经历进一步处理以形成技术中已知的各特征及区域。举例而言，后续处理可形成层间介电(ILD)层、接触开口、接触金属以及基板202上的各种触点/通孔/接线及多层互连特征(例如，金属层及层间介电质)，上述互连件经配置以连接各特征来形成可包括一或更多个FinFET装置的功能电路。为促进范例，多层互连可包括垂直互连件(诸如通孔或触点)及水平互连件(诸如金属接线)。各互连特征可采用包括铜、钨及/或硅化物的各种导电材料。在一个范例中，使用镶嵌及/或双镶嵌工艺形成铜相关的多层互连结构。此外，可在方法100之前、期间及之后实施额外工艺步骤，且可根据方法100的各实施例替换或删除上文所描述的一些工艺步骤。
亦应注意，示例性附图图示装置200A及200B中的各者的两个鳍片，然而任何数量的鳍片是可能的，并且任何数量的鳍片可与给定栅极结构相关联。
在图1的方法100的另一示例性实施例中，方法省略为装置类型中的一者(例如，PFET)提供不同的鳍片元件组成。换言之，步骤108不包括一个装置区域中的图案化鳍片的移除及此位置中的外延材料的生长，如图5A与图5B及鳍片部分502所图示。在这些实施例中，基板202继续分别形成装置200A及200B的鳍片602A及602B。此通过图16A、图16B的等角视图中所提供的装置1600A及1600B得以图示。
在一实施例中，装置1600A为NFET装置。装置1600A可与上文所描述的装置200A实质上类似。为了便于理解，用相同元件符号表示类似元件。
在一实施例中，装置1600B为PFET装置。装置1600B可与上文所描述的装置200B实质上类似，只不过鳍片元件1602B由基板202形成(省略鳍片部分502的制造)。因此，在一实施例中，鳍片元件1602B为硅。在一些实施例中，鳍片元件1602B经适当掺杂；在其他实施例中，鳍片元件未掺杂。鳍片元件1602B可为硅。外延材料1302B可为适当掺有P型掺杂剂材料(诸如硼)的硅锗。在一实施例中，鳍片元件为硅及外延生长材料1302B为具有约50％与约100％之间的锗组成百分比的硅锗；外延生长材料1302B可经适当掺杂，例如具有约5×1020与约2×1021个原子/cm3之间的硼掺杂剂浓度。
现参看图16C与图16D，图16C与图16D图示分别沿图16A与图16B的AA’分别指示的平面切割的装置1600A及1600B的横截面视图。详言之，图16C与图16D分别图示装置1600A及1600B的源极/漏极区域的横截面。再一次，在一实施例中，装置1600A为NFET装置。在一实施例中，装置1600B为PFET装置。图16C与图16D与上文所论述的图15C与图15D实质上类似，只不过省略了区域502。如上所述，所叙述尺寸仅为示例性且不欲视为对超出随附申请专利范围中所特定叙述的内容的限制。
亦如上文所论述，半导体装置1600A及1600B可经历进一步处理以形成技术中已知的各特征及区域。举例而言，后续处理可形成层间介电(ILD)层、接触开口、接触金属以及基板202上的各种触点/通孔/接线及多层互连特征(例如，金属层及层间介电质)，上述互连件经配置以连接各特征来形成可包括一或更多个FinFET装置的功能电路。为促进范例，多层互连可包括垂直互连件(诸如通孔或触点)及水平互连件(诸如金属接线)。各互连特征可采用包括铜、钨及/或硅化物的各种导电材料。在一个范例中，使用镶嵌及/或双镶嵌工艺形成铜相关的多层互连结构。此外，可在方法100之前、期间及之后实施额外工艺步骤，且可根据方法100的各实施例替换或删除上文所描述的一些工艺步骤。
亦应注意，示例性附图图示装置1600A及1600B中的各者的两个鳍片，然而任何数量的鳍片是可能的，并且任何数量的鳍片可与给定栅极结构相关联。
现参看图17，图17图示半导体制造的方法1700，此方法包括制造具有外延源极/漏极特征的FinFET装置。方法1700包括在氧化方案上形成具有通道的FinFET装置以提供用于装置增强，包括例如可能的迁移率改良及/或改良的鳍片轮廓(例如，直线边缘)。
应理解，方法1700包括具有互补金氧半导体(CMOS)技术工艺流程的特征的步骤，且因此本文仅简要描述这些步骤。可在方法1700之前、之后及/或期间执行额外步骤。图18至图30是根据图17的方法1700的各阶段的半导体装置1800的实施例的等角视图。图31是对应于图30的各别等角视图的横截面视图。应理解，可通过CMOS技术工艺流程制造半导体装置1800的多个部分，且因此本文仅简要描述一些工艺。另外，半导体装置1800可包括各种其他装置及特征，诸如其他类型装置，诸如额外晶体管、双极接合晶体管、电阻器、电容器、电感器、二极管、熔线、静态随机存取记忆体(SRAM)及/或其他逻辑电路等，但经简化以便更好地理解本发明的发明概念。在一些实施例中，半导体装置200包括多个半导体装置(例如，晶体管)，这些半导体装置包括可互连的PFET、NFET等。此外，应注意，方法1700的工艺步骤(包括参看图18至图30给出的任何描述)仅为示例性且不欲视为对超出随附申请专利范围中所特定叙述的内容的限制。
应注意，在示例性图18至图30中图示单个装置类型。此装置可为NFET或PFET装置。本技术领域中的一般技术者将理解，不同类型的装置可皆受益于方法1700的步骤及可与参看图1所图示的步骤及相应示例性附图组合以在相同基板上提供NFET及PFET装置。
方法1700开始于步骤1702，其中提供基板。参看图18的范例，在步骤1702的一实施例中，提供基板202。在一些实施例中，基板202可为半导体基板(诸如硅基板)。基板202可包括半导体基板上所形成的各层，这些层包括导电层或绝缘层。取决于技术中已知的设计需要，基板202可包括各种掺杂配置。基板202亦可包括其他半导体，诸如锗、碳化硅(SiC)、硅锗(SiGe)或金刚石。或者，基板202可包括化合物半导体及/或合金半导体。另外，基板202可视情况包括外延层，可应变用于效能增强，可包括绝缘体上硅(SOI)结构及/或具有其他适宜增强特征。在图18的范例中，装置1800包括基板202。
步骤1702进一步包括在基板202上形成外延层。在一实施例中，在基板上形成第一层及第二外延层。举例而言，可通过分子束外延(MBE)工艺、金属有机化学气相沉积(MOCVD)工艺及/或其他适宜外延生长工艺执行层的外延生长。参看图18的范例，在步骤1702的一实施例中，可形成第一外延层1802及第二外延层1804。外延层1802包括第一组成；外延层1804包括第二组成。第一组成与第二组成可不同。在一实施例中，外延层1802为SiGe及外延层1804为硅。然而，其他实施例是可能的，包括提供用于具有不同氧化速率的第一组成及第二组成的实施例。外延层1802的厚度可介于约10nm与约30nm之间。外延层1804的厚度可更大以使得提供用于装置1800的主动区域。
在图18的范例中，在步骤1702的一实施例中，基板202亦包括基板上所配置的硬遮罩层204。硬遮罩层204可包括氧化层(例如，可包括SiO2的衬垫氧化层)及氧化层上方所形成的氮化层(例如，可包括Si3N4的衬垫氮化层)。硬遮罩层204可与上文参看方法100及图2所论述的实质上类似。在一实施例中，方法1700包括：在步骤1702处，在外延层1802、1804形成之前，执行基板202的抗穿通(APT)植入。
方法1700随后行进至步骤1704，其中在基板上形成用于后续FinFET形成的鳍片元件。参看图19的范例，在步骤1704的一实施例中，形成自基板202延伸的多个鳍片元件1902。鳍片元件1902可界定基板的「主动」区域，在「主动」区域中将形成晶体管。鳍片元件1902包括基板202、外延层1802及外延层1804的一部分。
可使用包括光微影及蚀刻工艺的适宜工艺制造鳍片1902。光微影工艺可包括在基板202上方(例如，在硬遮罩层204上方)形成光阻层，使抗蚀剂曝露于图案中，执行后曝光烘焙工艺，及使抗蚀剂显影以形成包括抗蚀剂的遮罩元件。在一些实施例中，可使用电子束(e-beam)微影工艺执行图案化抗蚀剂以形成遮罩元件。遮罩元件可随后用于保护基板202的区域及基板上所形成的外延层1802及1804，同时蚀刻工艺在未受保护区域中形成沟槽，这些沟槽穿透图案化硬遮罩层204及至基板202中，从而留下多个延伸鳍片1902。可使用干式蚀刻(例如，反应性离子蚀刻)、湿式蚀刻及/或其他适宜工艺蚀刻鳍片1902之间的沟槽。亦可使用方法的众多其他实施例来在基板上形成鳍片。
方法1700随后行进至步骤1705，其中执行氧化工艺以在鳍片元件内形成隔离层。在步骤1705的一实施例中，使装置曝露于氧化工艺中，氧化工艺完全氧化多个鳍片元件1902中的各者中的外延层的一者。参看装置1800的范例，将外延层1802(图19)转变成氧化层2002，氧化层2002提供隔离区域/层。在一些实施例中，氧化层2002具有约5至约25纳米(nm)的厚度范围。在一实施例中，氧化层2002可包括硅锗的氧化物(SiGeOx)。
在一些实施例中，由于外延层1802的组成，步骤1705的氧化工艺为选择性氧化。在一些范例中，可通过使装置1800曝露于湿式氧化工艺、干式氧化工艺或两者的组合中来执行氧化工艺。在至少一些实施例中，使装置1800曝露于湿式氧化工艺中，湿式氧化工艺使用水蒸汽或蒸汽作为氧化剂，处于约1ATM的压力下，约400-600℃的温度范围内，及时间长达约0.5-2小时。应注意，本文所提供的氧化工艺条件仅为示例性，且不意谓限制性。
如上文所描述，在一些实施例中，第一外延层部分1802可包括具有第一氧化速率的材料，及第二外延层部分1804可包括具有第二氧化速率的材料，第二氧化速率大于第一氧化速率。举例而言，在外延层部分1802包括SiGe及外延层1804包括Si的实施例中，较快SiGe氧化速率(亦即，与Si相比较)确保了SiGe层(亦即，外延层1802)变得完全氧化，同时最小化外延层1804的氧化。应将理解，亦可选择其他材料用于外延层中的各者，这些材料提供不同的适宜氧化速率。如图20中所图示，可在鳍片元件1902上形成薄氧化层2004。
在一些实施例中，鳍片元件1902的各者的所得氧化层2002可充当对预先植入基板202中的APT掺杂剂的扩散阻障层，及APT掺杂剂可存在于基板202的氧化层2002直接下方。因此，在各实施例中，氧化层2002用以防止基板部分202内的APT掺杂剂扩散(例如)到上覆外延层1904中，上覆外延层可充当后续形成装置的通道区域。在其他实施例中，省略氧化层2002。
方法1700随后行进至步骤1706，其中在鳍片元件之间形成隔离特征。隔离特征可为浅沟槽隔离(STI)特征。步骤1706可与图1中的方法100的步骤106实质上类似。参看图21的范例，在鳍片1902之间配置STI特征402。STI特征402可与上文参看图4所论述的实质上类似。如上文所论述，在形成STI特征中，在介电层沉积后，例如通过化学机械研磨(CMP)工艺薄化及平坦化沉积介电材料。CMP工艺可平坦化顶表面，从而形成图21中所图示的STI特征402。如图21中所图示，在一些实施例中，用于平坦化装置1800的顶表面及形成STI特征402的CMP工艺亦可用以自多个鳍片元件1902中的各者移除硬遮罩层204。在一些实施例中，可通过使用适宜蚀刻工艺(例如，干式或湿式蚀刻)交替执行硬遮罩层204的移除。
方法1700随后行进至步骤1710，其中使STI特征凹陷以曝露鳍片。参看图22的范例，已使STI特征402凹陷，从而分别提供鳍片2202，这些鳍片在STI特征402的顶表面上方延伸。步骤1710可与图1的方法100的步骤110实质上类似。在一些实施例中，控制凹陷深度(例如，通过控制蚀刻时间)以便产生鳍片元件2202的曝露上部部分的所欲高度H。在一实施例中，高度H介于约30纳米(nm)与约60nm之间。尽管图22图示STI特征402的凹部与氧化层2002的顶表面实质上共面，但在其他实施例中，此可并非必需。
在一实施例中，方法1700随后行进至步骤1712，其中在基板上形成一或更多个牺牲层。在一实施例中，在基板上形成虚设介电(例如，氧化)层。虚设绝缘层可与上文在图1的方法100的步骤112处所论述的实质上类似。参看图23的范例，在鳍片2202上配置虚设氧化物802。虚设氧化物802可与上文参看第8图所论述的虚设氧化物802实质上类似。
方法1700随后行进至步骤1714，其中在鳍片元件上形成虚设(亦称为牺牲)栅极结构。步骤1714可与图1的方法100的步骤114实质上类似。使用图24的范例，在鳍片2202上配置栅极结构902。在一实施例中，栅极结构902为下文论述的后续移除的虚设(牺牲)栅极堆叠。栅极结构902可与上文参看图9A与图9B所论述的栅极堆叠902实质上类似。在一些实施例中，虚设栅极结构902包括介电层802、电极层904及硬遮罩层906，硬遮罩层可包括多个层908及910(例如，氧化层908及氮化层910)。如上文所论述，在一些实施例中，栅极结构902的电极层904可包括多晶体硅(多晶硅)。在一些实施例中，硬遮罩层906包括氧化层908，诸如可包括SiO2的衬垫氧化层。在一些实施例中，硬遮罩层906包括氮化层910，诸如可包括Si3N4、氮氧化硅或或者包括碳化硅的衬垫氮化层。栅极结构902可界定鳍片元件2202的通道区域(例如，位于栅极结构902直接之下的彼部分)及鳍片元件2202的相对源极/漏极区域。
方法1700随后行进至步骤1716，其中自鳍片元件的源极/漏极区域移除虚设氧化层。步骤1716可与图1的方法100的步骤116实质上类似。参看图25的范例，已自鳍片元件2202的源极/漏极区域移除虚设氧化物802。
方法1700随后行进至步骤1718，其中在包括虚设栅极结构的侧壁的基板上形成间隔垫元件。步骤1718可与图1的方法100的步骤118实质上类似。参看图26的范例，在基板202上配置间隔垫层1102。间隔垫层可与上文参看图11A与图11B所描述之间隔垫层1102实质上类似。
在形成间隔垫层的介电材料沉积后，步骤1718可继续继的以介电材料的回蚀刻。参看图27的范例，已回蚀刻间隔垫材料层1102以曝露鳍片的源极/漏极区域。间隔垫材料层1102保留在栅极结构902的侧壁上。
在一些实施例中，方法1700行进至步骤1720，其中修整鳍片元件(例如，在宽度上减小)。步骤1720可与图1的方法100的步骤120实质上类似。参看图27的范例，已蚀刻或修整鳍片元件2202的曝露部分以减小鳍片元件的宽度。在一实施例中，自曝露鳍片2202移除约1nm至约12nm的宽度。在另一实施例中，修整(例如，移除)约2nm的鳍片2202的宽度。在方法1700的一实施例中，省略步骤1720及不修整鳍片。
在一实施例中，修整工艺包括使鳍片2202曝露于臭氧环境中以使得氧化鳍片2202的一部分(例如，硅、硅锗)。随后经由诸如上文参看方法1700的步骤1716所论述的清洗或蚀刻工艺移除氧化部分。用于修整工艺的额外示例性蚀刻剂可包括硫酸(H2SO4)与过氧化氢(H2O2)的混合物(称为硫酸过氧化物混合物(sulfuric peroxide mixture；SPM))、氢氧化铵(NH4OH)、H2O2与水(H2O)的混合物(称为氨过氧化物混合物(ammonia-peroxide mixture；APM))、NH4OH与H2O2的混合物、H2O2及/或技术中已知的其他蚀刻剂。或者，在一些实施例中，修整工艺可包括干式蚀刻工艺或干式/湿式蚀刻工艺的组合。
如参看图30及图31进一步详细描述，并未曝露及因此未修整STI特征的顶部下方的鳍片的宽度。此造成鳍片2202内的宽度差异。类似地，在一些实施例中，在栅极结构902之下的通道区域中并未修整鳍片2202。
方法1700随后行进至步骤1722，其中外延生长工艺形成鳍片元件上的源极/漏极特征。可通过执行外延生长工艺形成源极/漏极特征，外延生长工艺提供包覆鳍片元件的源极/漏极区域的外延材料。NFET及PFET装置的外延区域可在不同工艺中或相同工艺中生长及/或包括不同材料及/或掺杂剂或掺杂剂分布。
参看图28的范例，在基板202上于邻接栅极堆叠902的鳍片2202上形成源极/漏极特征2802。源极/漏极特征2802可与上文参看图13A、图13B所描述的源极/漏极特征1302实质上类似。举例而言，用于装置1800的源极/漏极特征2802包括材料2804，材料2804通过在曝露鳍片2202上外延生长半导体材料得以形成。换言之，在邻接栅极902的曝露鳍片2202周围形成材料2804；此可称为形成「包层」。另外，用于装置1800的源极/漏极特征2802包括材料2804，材料2804通过在曝露鳍片2202上外延生长半导体材料得以形成。换言之，在曝露鳍片2202周围或「包覆」曝露鳍片形成材料2804。在各实施例中，生长半导体材料2804可包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP或其他适宜材料。在一些实施例中，可在外延工艺期间原位掺杂材料2804。在一些实施例中，并未原位掺杂外延生长材料2804，而是例如执行植入工艺以掺杂外延生长材料2804。
鳍片2202及外延材料2804可包含相同不同材料、相同或不同掺杂及/或给定材料的相同或不同组成百分比。外延材料2804可与上文参看图13A与图13B所描述的外延材料1302A及/或1302B实质上类似。
在一实施例中，对于第一类型装置1800(例如，NFET)，鳍片元件2202为硅及外延生长材料2804亦为硅。在一实施例中，对于第一类型装置1800，外延生长材料包括N型掺杂剂(诸如磷)。在另一实施例中，磷掺杂剂浓度可介于约5×1020与约2×1021个原子/cm3之间。或者，外延生长材料2804可经适当掺杂以包括砷、锑或其他N型施体材料。
在一实施例中，对于第二类型装置1800(例如，PFET)，鳍片元件2202为硅及外延生长材料2804为硅锗。在另一实施例中，外延生长材料2804可为具有约50％与100％之间的锗组成百分比的Si1-xGex(亦即，x介于0.5与1之间)。用于第二类型的装置1800的外延生长材料2804可适当掺有P型掺杂材料(诸如硼)。举例而言，硼掺杂剂浓度可介于约5×1020与约2×1021个原子/cm3之间。因此，在一实施例中，外延生长材料2804为具有50％与100％之间锗组成的SiGe，鳍片2204为Si组成，外延生长材料2804具有约5×1020与约2×1021个原子/cm3之间的掺杂剂浓度(例如，硼)。
在生长工艺完成后，外延生长材料2804可具有曲线表面。通过图28中的外延生长材料2804的侧壁图示曲线表面。可通过使用多个外延生长工艺形成曲线表面，其中每次沉积继的以蚀刻工艺。上文参看方法100的步骤122更详细论述此情况。
源极/漏极特征2804的形成亦提供用于形成缝隙1304。缝隙1304可填充有空气，且因此称为「气隙」。气隙1304在各别外延特征2804的曲线边缘及STI特征402的顶表面所界定的横截面上具有相对三角形形状。
方法1700随后行进至步骤1724，其中在基板上形成层间介电(ILD)层。步骤1724可与图1的方法100的步骤124实质上类似。参看图29，在步骤1724的一实施例中，在基板202上方形成ILD层1402。在一些实施例中，在形成ILD层1402之前，亦在基板202上方形成接触蚀刻终止层(CESL)。ILD层1402可与上文参看图14A、图14B所论述的实质上类似。在一些范例中，在沉积ILD层后，可执行平坦化工艺(例如，CMP)以曝露虚设栅极堆叠的顶表面，包括例如移除硬遮罩906。
方法1700随后行进至步骤1726，其中形成替换栅极结构。方法1700的步骤1726包括移除虚设栅极结构或此虚设栅极结构的部分及用功能栅极(例如，高k/金属栅极堆叠)替换此虚设栅极结构。步骤1726可与图1的方法100的步骤126实质上类似。参看图30的范例，自基板移除预先形成的虚设栅极结构902(例如，介电层802及电极层904)。栅极结构902的介电层802及电极层904的移除产生开口或沟槽。可在沟槽或开口中后续形成最终栅极结构1502(例如，包括高K介电层及金属闸电极)，如下文所描述。最终栅极结构1502(例如，高k/金属栅极)的移除及形成可与上文参看图1的方法100的步骤126所论述的及图15A与图15B的栅极结构1502实质上类似。
现参看图31，图31图示分别沿图30的AA'分别指示的平面切割的装置1800的横截面视图。详言的，图31分别图示装置1800的源极/漏极区域的横截面。装置1800可为第一类型(例如，NFET)或第二类型(例如，PFET)装置。
以下论述呈现装置1800的实施例的特征的各元件的示例性尺寸。这些尺寸仅为示例性且不欲视为对超出随附权利要求范围中所特定叙述的内容的限制。参看图31，在一实施例中，鳍片宽度Fw1介于约6nm与约14nm之间。如上文参看方法1700的步骤1704所论述，可通过用于界定鳍片元件的微影与图案化步骤决定此尺寸。在一实施例中，Fw1亦为栅极结构1502之下的通道区域中的鳍片的宽度。在一实施例中，上部鳍片宽度Fw2介于约2nm与约6nm之间。通过上文参看步骤1720所描述的修整工艺决定鳍片宽度Fw2，此修整工艺被应用于上文参看方法1700的步骤1704所论述界定的鳍片元件上。可提供小于宽度Fw1的宽度Fw2，例如为了允许在鳍片元件2202之间便于外延生长的益处。鳍片2202之间的距离或STI特征402的宽度为S，在一实施例中，S可介于约10nm与20nm之间。在另一实施例中，S为约16nm。鳍片元件2202具有STI特征402的顶表面上方的高度H；在一实施例中，H介于约30nm与约60nm之间。
气隙1304可在横截面上为大致三角形，具有由具有长度S的STI特征402所界定的高度Hgap及底侧。在一实施例中，Hgap介于约10nm与约15nm之间。因此，Hgap可介于曝露鳍片高度HA的约10％与约40％之间。
在一实施例中，隔离区域2002的厚度Ti介于约10nm与约30nm之间。
在一实施例中，装置1800为NMOS装置(NFET)。在另一实施例中，NFET可包括外延材料2202，外延材料2202包含掺有磷的硅，形成于硅鳍片2202上。示例性磷掺杂剂浓度包括介于约5×1020与约2×1021个原子/cm3之间的彼等浓度。
在一实施例中，装置1800为PMOS装置(PFET)。在另一实施例中，PFET可包括外延材料2202，外延材料2202包含掺有硼的硅锗，形成于硅鳍片2202上。示例性硼掺杂剂浓度包括介于约5×1020与约2×1021个原子/cm3之间的彼等浓度。硅锗中的示例性锗基本百分比包括介于约50％与约100％(例如，锗)之间的彼等百分比。
半导体装置1800可经历进一步处理以形成技术中已知的各特征及区域。举例而言，后续处理可形成层间介电(ILD)层、接触开口、接触金属以及基板202上的各种触点/通孔/接线及多层互连特征(例如，金属层及层间介电质)，上述互连件经配置以连接各特征来形成可包括一或更多个FinFET装置的功能电路。为促进范例，多层互连可包括垂直互连件(诸如通孔或触点)及水平互连件(诸如金属接线)。各互连特征可采用包括铜、钨及/或硅化物的各种导电材料。在一个范例中，使用镶嵌及/或双镶嵌工艺形成铜相关的多层互连结构。此外，可在方法1700之前、期间及之后实施额外工艺步骤，且可根据方法1700的各实施例替换或删除上文所描述的一些工艺步骤。
亦应注意，示例性附图图示装置1800的两个鳍片，然而任何数量的鳍片是可能的，并且任何数量的鳍片可与给定栅极结构相关联。
因此，在一实施例中提供一种半导体制造方法，其中包括提供自基板延伸的多个鳍片。多个鳍片中的各者具有顶表面及两个相对横向侧壁。在多个鳍片中的各者的第一区域上方形成栅极结构及栅极结构作为顶表面与两个相对横向侧壁的介面。在多个鳍片中的各者的第二区域上形成源极/漏极外延特征。源极/漏极外延特征作为顶表面及两个相对横向侧壁的介面。提供由源极/漏极外延特征的至少一个表面所界定的气隙。
在另一实施例中，方法包括提供基板，基板具有自基板延伸的第一鳍片及第二鳍片及插设于鳍片之间的隔离特征。使用外延工艺，在第一鳍片及第二鳍片上方沉积外延层。外延层具有配置于第一鳍片上的第一表面及相对第二曲线表面。在外延层之下形成气隙及由外延层及隔离特征的顶表面所界定气隙。
在本文所呈现的其他实施例中，提供一种半导体装置，半导体装置包括第一鳍片元件及第二鳍片元件，两个鳍片元件之间具有浅沟槽隔离特征。在第一鳍片及第二鳍片上配置栅极结构。在邻接栅极结构的第一鳍片及第二鳍片元件的各者上配置源极/漏极外延材料。源极/漏极外延材料具有自STI特征的顶表面延伸的曲线表面。
上文概述若干实施例的特征，使得熟习此项技术者可更好地理解本发明的态样。熟习此项技术者应了解，可轻易使用本发明作为设计或修改其他工艺及结构的基础，以便实施本文所介绍的实施例的相同目的及/或实现相同优势。熟习此项技术者亦应认识到，此类等效结构并未脱离本发明的精神及范畴，且可在不脱离本发明的精神及范畴的情况下产生本文的各种变化、替代及更改。
虽然本发明已以一较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求范围所界定者为准。

Claims (10)

1.一种制造半导体装置的方法，其特征在于，该方法包含：
提供自一基板延伸的多个鳍片，其中该多个鳍片中的每一者具有一顶表面及两个相对横向侧壁；
在该多个鳍片中的每一者的一第一区域上方形成一栅极结构，其中该栅极结构作为该顶表面与该两个相对横向侧壁的介面；
在该多个鳍片中的每一者的一第二区域上形成一源极/漏极外延特征，其中该源极/漏极外延特征作为该顶表面与该两个相对横向侧壁的介面；以及
提供位于该基板上方且由该源极/漏极外延特征的至少一个表面所界定的一气隙。
2.根据权利要求1所述的制造半导体装置的方法，其特征在于，进一步包含：在该源极/漏极外延特征及该气隙上方形成一层间介电质。
3.根据权利要求1所述的制造半导体装置的方法，其特征在于，进一步包含：
在形成该多个鳍片之前，在该基板上形成一外延层，其中该多个鳍片中的每一者包括该外延层；以及
在图案化该多个鳍片后，氧化该外延层以形成一氧化区域，其中该氧化区域位于该源极/漏极外延特征之下。
4.根据权利要求1所述的制造半导体装置的方法，其特征在于，该形成该源极/漏极外延特征的步骤包括执行至少一个蚀刻工艺以形成具有一曲线表面的该源极/漏极外延特征。
5.根据权利要求1所述的制造半导体装置的方法，其特征在于，该多个鳍片包括一第一鳍片及一第二鳍片，该源极/漏极外延特征包括该第一鳍片与该第二鳍片之间的一相连区域，及其中在该相连区域下形成该气隙。
6.一种半导体制造方法，其特征在于，该方法包含：
提供一基板，该基板具有自该基板延伸的一第一鳍片及一第二鳍片及插设于该第一鳍片与该第二鳍片之间的一隔离特征；
使用一外延工艺，在该第一鳍片及该第二鳍片上方沉积一外延层，其中该外延层具有配置于该第一鳍片上的一第一表面及一相对第二曲线表面；以及
在该外延层之下及该隔离特征上方形成一气隙，其中该气隙具有通过该外延层界定的一边缘。
7.根据权利要求6所述的半导体制造方法，其特征在于，进一步包含：
移除具有一第一组成的该第一鳍片及该第二鳍片的每一者的一部分以产生一凹部；以及
在沉积该外延层之前，使用另一外延生长工艺在这些凹部中形成一第二组成。
8.一种半导体装置，其特征在于，包含：
一第一鳍片元件及一第二鳍片元件，该两个鳍片元件之间具有一浅沟槽隔离特征；
一栅极结构，配置在该第一鳍片及该第二鳍片上；以及
一源极/漏极外延材料，配置在邻接该栅极结构的该第一鳍片及该第二鳍片元件的每一者上，其中该源极/漏极外延材料具有自该浅沟槽隔离特征的一顶表面延伸的一曲线表面。
9.根据权利要求8所述的半导体装置，其特征在于，进一步包括在该第一鳍片及该第二鳍片中位于该栅极结构及该源极/漏极外延材料之下的一隔离层。
10.根据权利要求8所述的半导体装置，其特征在于，进一步包含：
一气隙，插设于该源极/漏极外延材料与该STI浅沟槽隔离特征之间。
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