CN106449743A - 一种绝缘栅双极晶体管及其制备方法 - Google Patents
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Abstract
本申请公开了一种绝缘栅双极晶体管及其制备方法，其中，所述绝缘栅双极晶体管包括：第一掺杂类型的衬底；位于所述衬底正面的正面结构；位于所述衬底背面的集区，所述集区包括并列设置于所述衬底背面的第一集区和至少一个第二集区；位于所述集区背离所述衬底一侧的集电极；所述第一集区的禁带宽度与所述衬底的禁带宽度相同，所述第二集区的禁带宽度高于或低于所述衬底的禁带宽度。所述绝缘栅双极晶体管实现了在不增加器件的关断时间的同时降低器件的导通压降，或在不增加器件的导通压降的同时降低器件的关断时间，或同时降低器件的关断时间和导通压降的目的。
Description
技术领域
本申请涉及半导体器件技术领域，更具体地说，涉及一种绝缘栅双极晶体管及其制备方法。
背景技术
绝缘栅双极晶体管(Insulate-Gate Bipolar Transistor，IGBT)是由巨型晶体管(Giant Transistor，GTR)和金属氧化物半导体场效应晶体管(Metal-Oxide-Semiconductor-Field-Effect-Transistor，MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和GTR的低导通压降两方面的优点，具有工作频率高，控制电路简单，电流密度高，通态压低等特点，广泛应用于工业自动化领域。
绝缘栅双极晶体管的集电极的载流子注入效率和抽取效率很大程度上决定着器件的导通压降和开关特性。现有技术中通常通过增加所述绝缘栅双极晶体管的集区的掺杂浓度来提高载流子注入效率，从而降低所述绝缘栅双极晶体管的导通压降，但是较高的集区的掺杂浓度不利于器件关断时载流子的抽取速度，导致器件的关断时间较长。同样的，如果降低所述绝缘栅双极晶体管的集区的掺杂浓度，器件的关断时间会降低，但导通压降会增加。
因此，如何在不增加器件的关断时间的同时降低导通压降，或在不增加器件的导通压降的同时降低器件关断时间成为研究人员的努力方向。
发明内容
为解决上述技术问题，本发明提供了一种绝缘栅双极晶体管及其制备方法，以实现在不增加器件的关断时间的同时降低器件的导通压降，或在不增加器件的导通压降的同时降低器件的关断时间，或同时降低器件的关断时间和导通压降的目的。
为实现上述技术目的，本发明实施例提供了如下技术方案：
一种绝缘栅双极晶体管，包括：
第一掺杂类型的衬底；
位于所述衬底正面的正面结构；
位于所述衬底背面的集区，所述集区包括并列设置于所述衬底背面的第一集区和至少一个第二集区；
位于所述集区背离所述衬底一侧的集电极；
所述第一集区的禁带宽度与所述衬底的禁带宽度相同，所述第二集区的禁带宽度高于或低于所述衬底的禁带宽度。
可选的，所述第二集区的形成材料为第一预设材料或第二预设材料；其中，
所述第一预设材料的禁带宽度高于所述衬底的禁带宽度；
所述第二预设材料的禁带宽度低于所述衬底的禁带宽度。
可选的，当所述衬底为硅衬底时，所述第一预设材料为碳化硅或非晶硅或砷化镓；
所述第二预设材料为锗化硅或锗。
可选的，还包括：
位于所述集区背离所述集电极一侧的缓冲层。
可选的，所述正面结构包括：
位于所述衬底正面内部的第二掺杂类型的基区；
位于所述基区内的第一掺杂类型的发射区；
位于所述发射区表面的发射极；
位于所述衬底表面的栅极结构，所述栅极结构位于相邻发射极之间；
所述栅极结构包括：位于所述衬底表面的栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅电极层内的栅电极以及位于所述栅电极层表面的栅极氧化层。
一种绝缘栅双极晶体管的制备方法，包括：
提供第一掺杂类型的衬底；
在所述衬底的正面形成所述绝缘栅双极晶体管的正面结构；
在所述衬底的背面形成并列排布的第一集区和至少一个第二集区，所述第一集区的禁带宽度与所述衬底的禁带宽度相同，所述第二集区的禁带宽度高于或低于所述衬底的禁带宽度；
在所述集区表面形成所述绝缘栅双极晶体管的集电极。
可选的，所述在所述衬底的背面形成并列排布的第一集区和至少一个第二集区包括：
在所述衬底的背面形成覆盖所述衬底背面的第一预设材料层或第二预设材料层；
对所述第一预设材料层或第二预设材料层进行刻蚀，形成第二集区；
在所述衬底的背面相邻所述第二集区的区域形成第一集区；
所述第一预设材料的禁带宽度高于所述衬底的禁带宽度；
所述第二预设材料的禁带宽度低于所述衬底的禁带宽度。
可选的，当所述衬底为硅衬底时，所述第一预设材料为碳化硅或非晶硅或砷化镓；
所述第二预设材料为锗化硅或锗。
可选的，所述在所述衬底的正面形成所述绝缘栅双极晶体管的正面结构之后，在所述衬底的背面形成并列排布的第一集区和至少一个第二集区之前还包括：
对所述衬底的背面进行减薄处理。
可选的，所述对所述衬底的背面进行减薄处理之后，在所述衬底背面形成所述绝缘栅双极晶体管的集电极之前还包括：
在所述衬底背面内部形成缓冲层。
可选的，所述在所述衬底的正面形成所述绝缘栅双极晶体管的正面结构包括：
在所述衬底表面内形成第二掺杂类型的基区；
在所述基区内形成第一掺杂类型的发射区；
在所述发射区的表面形成发射极；
在所述衬底表面形成栅极结构，所述栅极结构位于相邻发射极之间，包括：位于所述衬底表面的栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅电极层内的栅电极以及位于所述栅电极层表面的栅极氧化层。
从上述技术方案可以看出，本发明实施例提供了一种绝缘栅双极晶体管及其制备方法，其中，所述绝缘栅双极晶体管的集区包括并列设置于所述衬底背面的第一集区和至少一个第二集区；所述第二集区的禁带宽度高于或低于所述衬底的禁带宽度，所述第一集区的禁带宽度等于所述衬底的禁带宽度；由半导体理论可知，当只有一个第二集区，且该第二集区的禁带宽度高于所述衬底的禁带宽度时，当器件工作时，载流子更容易通过禁带宽度高的第二集区流向器件的发射极，从而降低所述绝缘栅双极晶体管的导通压降，而当器件关断时，载流子更容易通过禁带宽度较低的第一集区流向器件的集电极，从而达到不增加器件的关断时间的目的；
当只有一个第二集区，且该第二集区的禁带宽度低于所述衬底的禁带宽度时，当器件关断时，载流子更容易通过禁带宽度较低的第二集区流向器件的集电极，从而降低器件的导通压降的目的，而当器件工作时，载流子更容易通过禁带宽度较高的第一集区流向器件的发射极，从而达到不增加器件的导通压降的目的。
当有两个或多个第二集区，且一种第二集区的禁带宽度高于所述衬底的禁带宽度，另一种第二集区的禁带宽度低于所述衬底的禁带宽度时，可以达到同时降低器件的导通压降和导通时间的目的。
进一步的，所述绝缘栅双极晶体管的导通压降和关断时间还可以通过所述第二集区和第一集区的面积比来调节，实现绝缘栅双极晶体管的导通压降和关断时间的选择。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本申请的一个实施例提供的一种绝缘栅双极晶体管的截面结构示意图；
图2为本申请的另一个实施例提供的一种绝缘栅双极晶体管的截面结构 示意图；
图3为本申请的又一个实施例提供的一种绝缘栅双极晶体管的截面结构示意图；
图4为本申请的一个实施例提供的一种绝缘栅双极晶体管的制备方法的流程示意图；
图5为本申请的另一个实施例提供的一种绝缘栅双极晶体管的制备方法的流程示意图；
图6为本申请的又一个实施例提供的一种绝缘栅双极晶体管的制备方法的流程示意图；
图7为本申请的再一个实施例提供的一种绝缘栅双极晶体管的制备方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本申请实施例提供了一种绝缘栅双极晶体管，如图1所示，包括：
第一掺杂类型的衬底100；
位于所述衬底100正面的正面结构200；
位于所述衬底100背面的集区300，所述集区300包括并联设置于所述衬底100背面的第一集区301和至少一个第二集区302；
位于所述集区300背离所述衬底100一侧的集电极400；
所述第一集区301的禁带宽度与所述衬底100的禁带宽度相同，所述第二集区302的禁带宽度高于或低于所述衬底100的禁带宽度。
附图1中仅示出了一个第二集区302，本申请对所述第二集区302的数量并不做限定，具体视实际情况而定。同样的，所述第一集区301可以被多个第二集区302隔离，只要是与所述衬底100的禁带宽度相同的集区300都称之为第一 集区301。
需要说明的是，所述衬底100的种类包括但不限于：单晶、多晶或非晶体结构的硅或锗、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。但在本申请的一个优选实施例中，所述衬底100优选为单晶结构的硅衬底，本申请对所述衬底100的具体种类并不做限定，具体视实际情况而定。
所述衬底100的掺杂浓度和厚度可以根据所述绝缘栅双极晶体管的特性选择，以N型硅衬底制备的绝缘栅双极晶体管为例，绝缘栅双极晶体管的击穿电压越高，N型材料的掺杂浓度要求越低，衬底100厚度要求越厚，本申请对所述衬底100的掺杂浓度和厚度的具体取值并不做限定，具体视实际情况而定。
在本发明的一个优选实施例中，所述第一掺杂类型为N型，第二掺杂类型为P型。但在本发明的其他实施例中，所述第一掺杂类型为P型，第二掺杂类型为N型，本发明对此并不做限定，具体视实际情况而定。
还需要说明的是，当所述绝缘栅晶体管只有一个第二集区302，且该第二集区302的禁带宽度高于所述衬底100的禁带宽度时，当器件工作时，载流子更容易通过禁带宽度高的第二集区302流向器件的发射极，从而降低所述绝缘栅双极晶体管的导通压降，而当器件关断时，载流子更容易通过禁带宽度较低的第一集区301流向器件的集电极400，从而达到不增加器件的关断时间的目的；
当所述绝缘栅晶体管只有一个第二集区302，且该第二集区302的禁带宽度低于所述衬底100的禁带宽度时，当器件关断时，载流子更容易通过禁带宽度较低的第二集区302流向器件的集电极400，从而降低器件的导通压降的目的，而当器件工作时，载流子更容易通过禁带宽度较高的第一集区301流向器件的发射极，从而达到不增加器件的导通压降的目的。
当所述绝缘栅晶体管有两个或多个第二集区302，且一种第二集区302的禁带宽度高于所述衬底100的禁带宽度，另一种第二集区302的禁带宽度低于所述衬底100的禁带宽度时，可以达到同时降低器件的导通压降和导通时间的目的。
进一步的，所述绝缘栅双极晶体管的导通压降和关断时间还可以通过所 述第二集区302和第一集区301的面积比来调节，实现绝缘栅双极晶体管的导通压降和关断时间的选择。
在上述实施例的基础上，在本申请的一个实施例中，所述第二集区302的形成材料为第一预设材料或第二预设材料；其中，
所述第一预设材料的禁带宽度高于所述衬底100的禁带宽度；
所述第二预设材料的禁带宽度低于所述衬底100的禁带宽度。
当所述衬底100为硅衬底时，所述第一预设材料为碳化硅或非晶硅或砷化镓，由于这些材料的禁带宽度高于所述硅衬底的禁带宽度，可以降低所述绝缘栅双极晶体管的导通压降。
所述第二预设材料为锗化硅或锗，由于这些材料的禁带宽度低于所述硅衬底的禁带宽度，可以降低所述绝缘栅双极晶体管的关断时间。本申请对所述第一预设材料和第二预设材料的具体种类并不做限定，具体视所述衬底100的具体材料而定。
在上述实施例的基础上，在本申请的另一个实施例中，如图2所示，所述绝缘栅双极晶体管还包括：
位于所述集区300背离所述集电极400一侧的缓冲层500。
需要说明的是，当所述衬底100为硅衬底，且掺杂类型为N型时，通过向所述衬底100的背面注入氢、磷的方式形成所述缓冲层500；当所述衬底100为硅衬底，且掺杂类型为P型时，通过向所述衬底100的背面注入铜的方式形成所述缓冲层500。但本发明对形成所述缓冲层500的具体方式和具体注入粒子的种类并不做限定，具体视实际情况而定。
还需要说明的是，所述缓冲层500通过减少少数载流子的注入及提高开关过程中的载流子复合速度，提高了所述绝缘栅双极晶体管的关断速度。并且因为所述缓冲层500的存在使得所述绝缘栅双极晶体管的内建电场更加稳定，从而提升了所述绝缘栅双极晶体管的击穿电压。
在上述实施例的基础上，在本申请的一个具体实施例中，如图3所示，所述正面结构200包括：
位于所述衬底100正面内部的第二掺杂类型的基区204；
位于所述基区204内的第一掺杂类型的发射区203；
位于所述发射区203表面的发射极202；
位于所述衬底100表面的栅极结构，所述栅极结构位于相邻发射极202之间；
所述栅极结构包括：位于所述衬底100表面的栅介质层205，位于所述栅介质层205表面的栅电极层206，位于所述栅电极层206内的栅电极201以及位于所述栅电极层206表面的栅极氧化层207。
相应的，本申请实施例还提供了一种绝缘栅双极晶体管的制备方法，如图4所示，包括：
S101：提供第一掺杂类型的衬底；
S102：在所述衬底的正面形成所述绝缘栅双极晶体管的正面结构；
S103：在所述衬底的背面形成并列排布的第一集区和至少一个第二集区，所述第一集区的禁带宽度与所述衬底的禁带宽度相同，所述第二集区的禁带宽度高于或低于所述衬底的禁带宽度；
S104：在所述集区表面形成所述绝缘栅双极晶体管的集电极。
需要说明的是，所述衬底的种类包括但不限于：单晶、多晶或非晶体结构的硅或锗、碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。但在本申请的一个优选实施例中，所述衬底优选为单晶结构的硅衬底，本申请对所述衬底的具体种类并不做限定，具体视实际情况而定。
所述衬底的掺杂浓度和厚度可以根据所述绝缘栅双极晶体管的特性选择，以N型硅衬底制备的绝缘栅双极晶体管为例，绝缘栅双极晶体管的击穿电压越高，N型材料的掺杂浓度要求越低，衬底厚度要求越厚，本申请对所述衬底的掺杂浓度和厚度的具体取值并不做限定，具体视实际情况而定。
在本发明的一个优选实施例中，所述第一掺杂类型为N型，第二掺杂类型为P型。但在本发明的其他实施例中，所述第一掺杂类型为P型，第二掺杂类型为N型，本发明对此并不做限定，具体视实际情况而定。
还需要说明的是，当所述绝缘栅晶体管只有一个第二集区，且该第二集区的禁带宽度高于所述衬底的禁带宽度时，当器件工作时，载流子更容易通过禁带宽度高的第二集区流向器件的发射极，从而降低所述绝缘栅双极晶体管的导通压降，而当器件关断时，载流子更容易通过禁带宽度较低的第一集 区流向器件的集电极，从而达到不增加器件的关断时间的目的；
当所述绝缘栅晶体管只有一个第二集区，且该第二集区的禁带宽度低于所述衬底的禁带宽度时，当器件关断时，载流子更容易通过禁带宽度较低的第二集区流向器件的集电极，从而降低器件的导通压降的目的，而当器件工作时，载流子更容易通过禁带宽度较高的第一集区流向器件的发射极，从而达到不增加器件的导通压降的目的。
当所述绝缘栅晶体管有两个或多个第二集区，且一种第二集区的禁带宽度高于所述衬底的禁带宽度，另一种第二集区的禁带宽度低于所述衬底的禁带宽度时，可以达到同时降低器件的导通压降和导通时间的目的。
进一步的，所述绝缘栅双极晶体管的导通压降和关断时间还可以通过所述第二集区和第一集区的面积比来调节，实现绝缘栅双极晶体管的导通压降和关断时间的选择。
在上述实施例的基础上，在本申请的一个实施例中，如图5所示，所述在所述衬底的背面形成并列排布的第一集区和至少一个第二集区包括：
S1031：在所述衬底的背面形成覆盖所述衬底背面的第一预设材料层或第二预设材料层；
S1032：对所述第一预设材料层或第二预设材料层进行刻蚀，形成第二集区；
S1033：在所述衬底的背面相邻所述第二集区的区域形成第一集区；
所述第一预设材料的禁带宽度高于所述衬底的禁带宽度；
所述第二预设材料的禁带宽度低于所述衬底的禁带宽度。
当所述衬底为硅衬底时，所述第一预设材料为碳化硅或非晶硅或砷化镓，由于这些材料的禁带宽度高于所述硅衬底的禁带宽度，可以降低所述绝缘栅双极晶体管的导通压降。
所述第二预设材料为锗化硅或锗，由于这些材料的禁带宽度低于所述硅衬底的禁带宽度，可以降低所述绝缘栅双极晶体管的关断时间。本申请对所述第一预设材料和第二预设材料的具体种类并不做限定，具体视所述衬底的具体材料而定。
需要说明的是，本实施例以形成一个第二集区为例进行说明，当需要有多个第二集区时，只需要重复进行步骤S1031和步骤S1032即可。
还需要说明的是，在所述衬底的背面形成覆盖所述衬底背面的第一预设材料层或第二预设材料层可选的工艺包括但不限于气相沉积、外延生长、热蒸镀和磁控溅射。本申请对此并不做限定，具体视实际情况而定。
在所述衬底的背面相邻所述第二集区的区域形成第一集区可选的工艺包括但不限于离子注入、磁控溅射、外延生长和热蒸镀。本申请对此并不做限定，具体视实际情况而定。
在上述实施例的基础上，在本申请的另一个实施例中，如图6所示，在所述衬底的背面形成并列排布的第一集区和至少一个第二集区之前还包括：
S1023：对所述衬底的背面进行减薄处理。
对所述衬底的背面进行减薄处理的目的是保证衬底的厚度符合器件的要求。由于进行减薄处理的具体流程已为本领域技术人员所熟知，本申请在此不做赘述。
在上述实施例的基础上，在本申请的又一个实施例中，如图7所示，所述对所述衬底的背面进行减薄处理之后，在所述衬底背面形成所述绝缘栅双极晶体管的集电极之前还包括：
S10231：在所述衬底背面内部形成缓冲层。
需要说明的是，当所述衬底为硅衬底，且掺杂类型为N型时，通过向所述衬底的背面注入氢、磷的方式形成所述缓冲层；当所述衬底硅衬底，且掺杂类型为P型时，通过向所述衬底的背面注入铜的方式形成所述缓冲层。但本发明对形成所述缓冲层的具体方式和具体注入粒子的种类并不做限定，具体视实际情况而定。
还需要说明的是，所述缓冲层通过减少少数载流子的注入及提高开关过程中的载流子复合速度，提高了所述绝缘栅双极晶体管的关断速度。并且因为所述缓冲层的存在使得所述绝缘栅双极晶体管的内建电场更加稳定，从而提升了所述绝缘栅双极晶体管的击穿电压。
在上述实施例的基础上，在本申请的一个具体实施例中，所述在所述衬底的正面形成所述绝缘栅双极晶体管的正面结构包括：
S1021：在所述衬底表面内形成第二掺杂类型的基区；
S1022：在所述基区内形成第一掺杂类型的发射区；
S1023：在所述发射区的表面形成发射极；
S1024：在所述衬底表面形成栅极结构，所述栅极结构位于相邻发射极之间，包括：位于所述衬底表面的栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅电极层内的栅电极以及位于所述栅电极层表面的栅极氧化层。
综上所述，本申请实施例提供了一种绝缘栅双极晶体管及其制备方法，其中，所述绝缘栅双极晶体管的集区包括并列设置于所述衬底背面的第一集区和至少一个第二集区；所述第二集区的禁带宽度高于或低于所述衬底的禁带宽度，所述第一集区的禁带宽度等于所述衬底的禁带宽度；由半导体理论可知，当只有一个第二集区，且该第二集区的禁带宽度高于所述衬底的禁带宽度时，当器件工作时，载流子更容易通过禁带宽度高的第二集区流向器件的发射极，从而降低所述绝缘栅双极晶体管的导通压降，而当器件关断时，载流子更容易通过禁带宽度较低的第一集区流向器件的集电极，从而达到不增加器件的关断时间的目的；
当只有一个第二集区，且该第二集区的禁带宽度低于所述衬底的禁带宽度时，当器件关断时，载流子更容易通过禁带宽度较低的第二集区流向器件的集电极，从而降低器件的导通压降的目的，而当器件工作时，载流子更容易通过禁带宽度较高的第一集区流向器件的发射极，从而达到不增加器件的导通压降的目的。
当有两个或多个第二集区，且一种第二集区的禁带宽度高于所述衬底的禁带宽度，另一种第二集区的禁带宽度低于所述衬底的禁带宽度时，可以达到同时降低器件的导通压降和导通时间的目的。
进一步的，所述绝缘栅双极晶体管的导通压降和关断时间还可以通过所述第二集区和第一集区的面积比来调节，实现绝缘栅双极晶体管的导通压降和关断时间的选择。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例， 而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (11)
1.一种绝缘栅双极晶体管，其特征在于，包括：
第一掺杂类型的衬底；
位于所述衬底正面的正面结构；
位于所述衬底背面的集区，所述集区包括并列设置于所述衬底背面的第一集区和至少一个第二集区；
位于所述集区背离所述衬底一侧的集电极；
所述第一集区的禁带宽度与所述衬底的禁带宽度相同，所述第二集区的禁带宽度高于或低于所述衬底的禁带宽度。
2.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述第二集区的形成材料为第一预设材料或第二预设材料；其中，
所述第一预设材料的禁带宽度高于所述衬底的禁带宽度；
所述第二预设材料的禁带宽度低于所述衬底的禁带宽度。
3.根据权利要求2所述的绝缘栅双极晶体管，其特征在于，当所述衬底为硅衬底时，所述第一预设材料为碳化硅或非晶硅或砷化镓；
所述第二预设材料为锗化硅或锗。
4.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，还包括：
位于所述集区背离所述集电极一侧的缓冲层。
5.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述正面结构包括：
位于所述衬底正面内部的第二掺杂类型的基区；
位于所述基区内的第一掺杂类型的发射区；
位于所述发射区表面的发射极；
位于所述衬底表面的栅极结构，所述栅极结构位于相邻发射极之间；
所述栅极结构包括：位于所述衬底表面的栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅电极层内的栅电极以及位于所述栅电极层表面的栅极氧化层。
6.一种绝缘栅双极晶体管的制备方法，其特征在于，包括：
提供第一掺杂类型的衬底；
在所述衬底的正面形成所述绝缘栅双极晶体管的正面结构；
在所述衬底的背面形成并列排布的第一集区和至少一个第二集区，所述第一集区的禁带宽度与所述衬底的禁带宽度相同，所述第二集区的禁带宽度高于或低于所述衬底的禁带宽度；
在所述集区表面形成所述绝缘栅双极晶体管的集电极。
7.根据权利要求6所述的绝缘栅双极晶体管的制备方法，其特征在于，所述在所述衬底的背面形成并列排布的第一集区和至少一个第二集区包括：
在所述衬底的背面形成覆盖所述衬底背面的第一预设材料层或第二预设材料层；
对所述第一预设材料层或第二预设材料层进行刻蚀，形成第二集区；
在所述衬底的背面相邻所述第二集区的区域形成第一集区；
所述第一预设材料的禁带宽度高于所述衬底的禁带宽度；
所述第二预设材料的禁带宽度低于所述衬底的禁带宽度。
8.根据权利要求7所述的绝缘栅双极晶体管的制备方法，其特征在于，当所述衬底为硅衬底时，所述第一预设材料为碳化硅或非晶硅或砷化镓；
所述第二预设材料为锗化硅或锗。
9.根据权利要求6所述的绝缘栅双极晶体管的制备方法，其特征在于，所述在所述衬底的正面形成所述绝缘栅双极晶体管的正面结构之后，在所述衬底的背面形成并列排布的第一集区和至少一个第二集区之前还包括：
对所述衬底的背面进行减薄处理。
10.根据权利要求9所述的绝缘栅双极晶体管的制备方法，其特征在于，所述对所述衬底的背面进行减薄处理之后，在所述衬底背面形成所述绝缘栅双极晶体管的集电极之前还包括：
在所述衬底背面内部形成缓冲层。
11.根据权利要求6所述的绝缘栅双极晶体管的制备方法，其特征在于，所述在所述衬底的正面形成所述绝缘栅双极晶体管的正面结构包括：
在所述衬底表面内形成第二掺杂类型的基区；
在所述基区内形成第一掺杂类型的发射区；
在所述发射区的表面形成发射极；
在所述衬底表面形成栅极结构，所述栅极结构位于相邻发射极之间，包括：位于所述衬底表面的栅介质层，位于所述栅介质层表面的栅电极层，位于所述栅电极层内的栅电极以及位于所述栅电极层表面的栅极氧化层。
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| CN204257660U (zh) * | 2013-07-15 | 2015-04-08 | 英飞凌科技股份有限公司 | Igbt和半导体器件 |
| CN104992969A (zh) * | 2015-07-14 | 2015-10-21 | 株洲南车时代电气股份有限公司 | 具有缓冲层的半导体器件及其制作方法 |
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| CN204257660U (zh) * | 2013-07-15 | 2015-04-08 | 英飞凌科技股份有限公司 | Igbt和半导体器件 |
| CN104992969A (zh) * | 2015-07-14 | 2015-10-21 | 株洲南车时代电气股份有限公司 | 具有缓冲层的半导体器件及其制作方法 |
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