CN106406813A - 一种通用伺服控制算术逻辑单元 - Google Patents
一种通用伺服控制算术逻辑单元 Download PDFInfo
- Publication number
- CN106406813A CN106406813A CN201610789235.2A CN201610789235A CN106406813A CN 106406813 A CN106406813 A CN 106406813A CN 201610789235 A CN201610789235 A CN 201610789235A CN 106406813 A CN106406813 A CN 106406813A
- Authority
- CN
- China
- Prior art keywords
- multiplexer
- signal
- depositor
- input
- outfan
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Feedback Control In General (AREA)
Abstract
本发明涉及一种通用伺服控制算术逻辑单元，包括预加器、预调器B、预调器C、乘法器、限值器、复用器X、复用器Y、累加器和移位器，所述预加器、复用器X、复用器Y、限值器和累加复用器的信号控制端与用于对模式控制信号做延时调整的模式信号调整器相应的输出端相连，通过控制模式信号调整器输出的控制信号使得输出信号和输入信号的配置关系为多种。本发明可以在无需二次开发的基础上实现更多的伺服控制算法，缩短FPGA实现的开发周期。
Description
技术领域
本发明涉及数字逻辑控制技术领域，特别是涉及一种通用伺服控制算术逻辑单元。
背景技术
FPGA(Field－Programmable GateArray)，即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
在工业控制领域，FPGA是伺服控制算法常见的实现方法，其具有性能高、算法实现灵活等特性，但是不同的算法需要设计不同的FPGA实现架构，开发周期和难度都比较大。
发明内容
本发明所要解决的技术问题是提供一种通用伺服控制算术逻辑单元，可在无需二次开发的基础上实现更多的伺服控制算法。
本发明解决其技术问题所采用的技术方案是：提供一种通用伺服控制算术逻辑单元，包括预加器、预调器B、预调器C、乘法器、复用器X、复用器Y、累加器和移位器，所述预加器的输入端连接有两个输入信号，用于对输入的信号进行加法或减法运算，输出端与乘法器的第一输入端相连，所述预调器B的输入端连接有一个输入信号，用于对输入的信号进行预先调整，输出端与所述乘法器的第二输入端相连；所述乘法器用于对输入的信号进行乘法运算；所述乘法器的输出端与所述复用器X的M端相连；所述预调器C的输入端连接有一个输入信号，输出端与所述复用器Y的CRG端相连；所述复用器X与复用器Y的输出端与累加器相连，用于选择累加器的输入信号；所述累加器的输出端经过累加复用器与所述移位器相连；所述复用器X的LMT端限值器的输出端相连，所述限值器的两个输入端分别与累加器的输出端和复用器Y的CRG端相连，所述累加器的输出端还与复用器Y的ALU端相连；所述预加器、复用器X、复用器Y、限值器和累加复用器的信号控制端与用于对模式控制信号做延时调整的模式信号调整器相应的输出端相连，通过控制模式信号调整器输出的控制信号使得输出信号和输入信号的配置关系为多种。
所述输出信号和输入信号的配置关系为7种，具体为：其中，A和D为预加器的输入信号，B为预调器B的输入信号，C为预调器C的输入信号，P为输出信号，ALU为累加器的输出信号，LMT为限值器的输出信号，S为移位器的移位值。
所述预加器包括寄存器A、寄存器D、加法器和寄存器AD，所述寄存器A的输入端与一个输入信号相连，寄存器D的输入端与另一个输入信号相连，所述寄存器A和寄存器B的输出端分别与加法器的两个输入端相连，所述加法器的输出端与寄存器AD的输入端相连。
所述预调器B包括寄存器B1、寄存器B2和复用器B，所述寄存器B1的输出端分为两路，一路直接与复用器B的一个输入端相连，另一路通过一个反相器与所述复用器B的另一个输入端，所述复用器B的输出端与寄存器B2相连。
所述预调器C包括寄存器C1、寄存器C2、寄存器C3和复用器C，所述寄存器C1的输出端分为两路，一路直接与复用器C的一个输入端相连，另一路通过一个反相器与所述复用器C的另一个输入端，所述复用器C的输出端依次与寄存器C2和寄存器C3相连。
所述限值器将所述预调器C的输出作为最大限制值，累加器的输出与所述最大限制值进行比较，决定所述限值器的输出为最大限制值还是累加器的输出值。
所述移位器包括复用器S、复用器DIR、寄存器S、饱和器和移位模块，所述复用器S与模式信号调整器相连，所述模式信号调制器的移位值控制信号端的位数位分为两路，一路直接与复用器S的一个输入端相连，另一路通过一个反相器与所述复用器S的另一个输入端相连，所述模式信号调制器的移位值控制信号端的符号位与所述复用器S的控制端相连；所述复用器S的输出端经过寄存器S后与移位模块相连，所述移位模块的输出的两个输出端分别与复用器DIR的两个输入端相连，所述复用器DIR的控制端与所述模式信号调制器的移位值控制信号端的符号位相连，所述复用器DIR的输出端与饱和器相连。
所述模式信号调整器共分五路，分别为限值器模式控制信号、输入模式控制信号、算术模式控制信号、累加器模式控制信号和移位值控制信号；所述限值器模式控制信号经过五个寄存器延时调整，与限值器中的寄存器同步；所述输入模式控制信号经过一个寄存器延时调整，与预加器中的加法器、预调器B中的复用器B和预调器C中的复用器C同步；所述算术模式控制信号经过三个寄存器延时调整，与复用器X和复用器Y同步；所述累加器模式控制信号经过五个寄存器延时调整，与累加复用器同步；所述移位值控制信号经过四个寄存器延时调整，与移位器中的复用器S同步。
有益效果
由于采用了上述的技术方案，本发明与现有技术相比，具有以下的优点和积极效果：本发明主要由预加器、预调器、乘法器、累加器、限值器、移位器、饱和器、模式信号调整器、复用器和若干寄存器组成，通过模式控制信号使得输出信号和输入信号的关系可配置成7种，从而在无需二次开发的基础上实现更多的伺服控制算法，缩短FPGA实现的开发周期。
附图说明
图1是本发明的结构示意图；
图2是本发明中预加器的结构示意图；
图3是本发明中预调器B的结构示意图；
图4是本发明中预调器C的结构示意图；
图5是本发明中限值器的结构示意图；
图6是本发明中移位器的结构示意图；
图7是本发明中模式信号调整器的结构示意图。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。
本发明的实施方式涉及一种通用伺服控制算术逻辑单元，如图1所示，包括预加器、预调器B、预调器C、乘法器、复用器X、复用器Y、累加器和移位器，所述预加器的输入端连接有两个输入信号，用于对输入的信号进行加法或减法运算，输出端与乘法器的第一输入端相连，所述预调器B的输入端连接有一个输入信号，用于对输入的信号进行预先调整，输出端与所述乘法器的第二输入端相连；所述乘法器用于对输入的信号进行乘法运算；所述乘法器的输出端与所述复用器X的M端相连；所述预调器C的输入端连接有一个输入信号，输出端与所述复用器Y的CRG端相连；所述复用器X与复用器Y的输出端与累加器相连，用于选择累加器的输入信号；所述累加器的输出端经过累加复用器与所述移位器相连；所述复用器X的LMT端限值器的输出端相连，所述限值器的两个输入端分别与累加器的输出端和复用器Y的CRG端相连，所述累加器的输出端还与复用器Y的ALU端相连；所述预加器、复用器X、复用器Y、限值器和累加复用器的信号控制端与用于对模式控制信号做延时调整的模式信号调整器相应的输出端相连，通过控制模式信号调整器输出的控制信号使得输出信号和输入信号的配置关系为7种，具体为：
其中，A和D为预加器的输入信号，B为预调器B的输入信号，C为预调器C的输入信号，ALU为累加器的输出信号，LMT为限值器的输出信号，S为移位器的移位值。
预加器用于在乘法器之前预先计算的加法模块，如图2所示，所述预加器包括寄存器A、寄存器D、加法器和寄存器AD，所述寄存器A的输入端与一个输入信号相连，寄存器D的输入端与另一个输入信号相连，所述寄存器A和寄存器B的输出端分别与加法器的两个输入端相连，所述加法器的输出端与寄存器AD的输入端相连。输入信号A和D的数据宽度是16比特，首先分别经过寄存器A和D进行数据寄存，然后经过加法器进行加法或者减法计算，通过模式控制信号INMODE的第0比特选择，关系如表1所示，计算得到结果M为17比特数据，最后通过寄存器AD进行寄存后输出至下一级。
表1
预调器B用于对输入信号B进行预先调整，如图3所示，所述预调器B包括寄存器B1、寄存器B2和复用器B，所述寄存器B1的输出端分为两路，一路直接与复用器B的一个输入端相连，另一路通过一个反相器与所述复用器B的另一个输入端，所述复用器B的输出端与寄存器B2相连。输入信号B的数据宽度是16比特，首先经过复用器B选择输出信号B的原值或者相反值，通过模式控制信号INMODE的第1比特选择，关系如表2所示，选择结果最后经过寄存器B2进行数据寄存后输出至下一级。
表2
预调器C用于对输入信号C进行预先调整，如图4所示，所述预调器C包括寄存器C1、寄存器C2、寄存器C3和复用器C，所述寄存器C1的输出端分为两路，一路直接与复用器C的一个输入端相连，另一路通过一个反相器与所述复用器C的另一个输入端，所述复用器C的输出端依次与寄存器C2和寄存器C3相连。输入信号C的数据宽度是48比特，首先经过复用器C选择输出信号C的原值或者相反值，通过模式控制信号INMODE的第2比特选择，关系如表3所示，选择结果最后经过两级寄存器C2和C3进行数据寄存后输出至下一级。
表3
乘法器对预加器和预调器B的输出进行乘法计算，其结构如图1所示，由乘法模块、寄存器M和移位器组成。预加器和预调器B的输出分别为17比特和16比特的数据，经过乘法计算后得到33比特的数据结果，在寄存器M中进行数据寄存，经过移位模块对数据向左移一位后输出至下一级。
复用器X和复用器Y用于选择累加器的输入信号，如图1所示，通过模式控制信号OPMODE选择，关系如表4和表5中所示，其中LMT是限值器的输出，ALU是累加器的输出。复用器X和复用器Y的输出经过寄存器X和寄存器Y进行数据寄存后，在累加器中执行加法计算，得到结果经过寄存器ALU寄存后输出至下一级。
表4
表5
所述限值器将所述预调器C的输出作为最大限制值，累加器的输出与所述最大限制值进行比较，决定所述限值器的输出为最大限制值还是累加器的输出值。由此可见，限值器是用于限制累加器的输出值的大小，其关系如式所示，其中ALU为累加器的输出，L为最大限制值，LMT为限值器的输出。限值器的结构如图5所示，由最大值比较、最小值比较、寄存器CMP、寄存器DAT、寄存器L、复用器L1和复用器L2组成。
移位器用于移位操作，如图6所示，所述移位器包括复用器S、复用器DIR、寄存器S、饱和器和移位模块，所述复用器S与模式信号调整器相连，所述模式信号调制器的移位值控制信号端的位数位分为两路，一路直接与复用器S的一个输入端相连，另一路通过一个反相器与所述复用器S的另一个输入端相连，所述模式信号调制器的移位值控制信号端的符号位与所述复用器S的控制端相连；所述复用器S的输出端经过寄存器S后与移位模块相连，所述移位模块的输出的两个输出端分别与复用器DIR的两个输入端相连，所述复用器DIR的控制端与所述模式信号调制器的移位值控制信号端的符号位相连，所述复用器DIR的输出端与饱和器相连。图中移位值S为2比特，第1比特是符号位，决定向左移位或者向右移位，第0比特位决定移位的位数。复用器ALU的输出进行移位操作后，经过饱和器判断是否有数据溢出的情况，最后输出至下一级。
模式信号调整器用于对模式控制信号做延时调整，通过***寄存器组，使各模式控制信号与各模块中的其它信号同步，如图7所示，所述模式信号调整器共分五路，分别为限值器模式控制信号、输入模式控制信号、算术模式控制信号、累加器模式控制信号和移位值控制信号；所述限值器模式控制信号经过五个寄存器延时调整，与限值器中的寄存器DAT同步；所述输入模式控制信号经过一个寄存器延时调整，与预加器中的加法器、预调器B中的复用器B和预调器C中的复用器C同步；所述算术模式控制信号经过三个寄存器延时调整，与复用器X和复用器Y同步；所述累加器模式控制信号经过五个寄存器延时调整，与累加复用器同步；所述移位值控制信号经过四个寄存器延时调整，与移位器中的复用器S同步。
Claims (8)
1.一种通用伺服控制算术逻辑单元，其特征在于，包括预加器、预调器B、预调器C、乘法器、复用器X、复用器Y、累加器和移位器，所述预加器的输入端连接有两个输入信号，用于对输入的信号进行加法或减法运算，输出端与乘法器的第一输入端相连，所述预调器B的输入端连接有一个输入信号，用于对输入的信号进行预先调整，输出端与所述乘法器的第二输入端相连；所述乘法器用于对输入的信号进行乘法运算；所述乘法器的输出端与所述复用器X的M端相连；所述预调器C的输入端连接有一个输入信号，输出端与所述复用器Y的CRG端相连；所述复用器X与复用器Y的输出端与累加器相连，用于选择累加器的输入信号；所述累加器的输出端经过累加复用器与所述移位器相连；所述复用器X的LMT端限值器的输出端相连，所述限值器的两个输入端分别与累加器的输出端和复用器Y的CRG端相连，所述累加器的输出端还与复用器Y的ALU端相连；所述预加器、复用器X、复用器Y、限值器和累加复用器的信号控制端与用于对模式控制信号做延时调整的模式信号调整器相应的输出端相连，通过控制模式信号调整器输出的控制信号使得输出信号和输入信号的配置关系为多种。
2.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述输出信号和输入信号的配置关系为7种，具体为：其中，A和D为预加器的输入信号，B为预调器B的输入信号，C为预调器C的输入信号，P为输出信号，ALU为累加器的输出信号，LMT为限值器的输出信号，S为移位器的移位值。
3.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述预加器包括寄存器A、寄存器D、加法器和寄存器AD，所述寄存器A的输入端与一个输入信号相连，寄存器D的输入端与另一个输入信号相连，所述寄存器A和寄存器B的输出端分别与加法器的两个输入端相连，所述加法器的输出端与寄存器AD的输入端相连。
4.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述预调器B包括寄存器B1、寄存器B2和复用器B，所述寄存器B1的输出端分为两路，一路直接与复用器B的一个输入端相连，另一路通过一个反相器与所述复用器B的另一个输入端，所述复用器B的输出端与寄存器B2相连。
5.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述预调器C包括寄存器C1、寄存器C2、寄存器C3和复用器C，所述寄存器C1的输出端分为两路，一路直接与复用器C的一个输入端相连，另一路通过一个反相器与所述复用器C的另一个输入端，所述复用器C的输出端依次与寄存器C2和寄存器C3相连。
6.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述限值器将所述预调器C的输出作为最大限制值，累加器的输出与所述最大限制值进行比较，决定所述限值器的输出为最大限制值还是累加器的输出值。
7.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述移位器包括复用器S、复用器DIR、寄存器S、饱和器和移位模块，所述复用器S与模式信号调整器相连，所述模式信号调制器的移位值控制信号端的位数位分为两路，一路直接与复用器S的一个输入端相连，另一路通过一个反相器与所述复用器S的另一个输入端相连，所述模式信号调制器的移位值控制信号端的符号位与所述复用器S的控制端相连；所述复用器S的输出端经过寄存器S后与移位模块相连，所述移位模块的输出的两个输出端分别与复用器DIR的两个输入端相连，所述复用器DIR的控制端与所述模式信号调制器的移位值控制信号端的符号位相连，所述复用器DIR的输出端与饱和器相连。
8.根据权利要求1所述的通用伺服控制算术逻辑单元，其特征在于，所述模式信号调整器共分五路，分别为限值器模式控制信号、输入模式控制信号、算术模式控制信号、累加器模式控制信号和移位值控制信号；所述限值器模式控制信号经过五个寄存器延时调整，与限值器中的寄存器DAT同步；所述输入模式控制信号经过一个寄存器延时调整，与预加器中的加法器、预调器B中的复用器B和预调器C中的复用器C同步；所述算术模式控制信号经过三个寄存器延时调整，与复用器X和复用器Y同步；所述累加器模式控制信号经过五个寄存器延时调整，与累加复用器同步；所述移位值控制信号经过四个寄存器延时调整，与移位器中的复用器S同步。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610789235.2A CN106406813B (zh) | 2016-08-31 | 2016-08-31 | 一种通用伺服控制算术逻辑单元 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610789235.2A CN106406813B (zh) | 2016-08-31 | 2016-08-31 | 一种通用伺服控制算术逻辑单元 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106406813A true CN106406813A (zh) | 2017-02-15 |
| CN106406813B CN106406813B (zh) | 2019-01-29 |
Family
ID=58001873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610789235.2A Active CN106406813B (zh) | 2016-08-31 | 2016-08-31 | 一种通用伺服控制算术逻辑单元 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106406813B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108255463A (zh) * | 2017-12-28 | 2018-07-06 | 深圳市紫光同创电子有限公司 | 一种数字逻辑运算方法、电路和fpga芯片 |
| CN109902795A (zh) * | 2019-02-01 | 2019-06-18 | 京微齐力(北京)科技有限公司 | 处理单元设置有输入复用器的人工智能模块和***芯片 |
| CN109902063A (zh) * | 2019-02-01 | 2019-06-18 | 京微齐力(北京)科技有限公司 | 一种集成有二维卷积阵列的***芯片 |
| CN109960188A (zh) * | 2017-12-26 | 2019-07-02 | 宁波菲仕运动控制技术有限公司 | 一种通用伺服控制处理器 |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003131705A (ja) * | 2001-10-25 | 2003-05-09 | Yaskawa Electric Corp | サーボ制御方法 |
| CN1114152C (zh) * | 1995-09-29 | 2003-07-09 | 松下电器产业株式会社 | 适合于进行饱和运算的处理器及其控制方法 |
| JP2008009838A (ja) * | 2006-06-30 | 2008-01-17 | High Frequency Heattreat Co Ltd | バルブの制御装置 |
| CN201215626Y (zh) * | 2008-05-15 | 2009-04-01 | 费珣 | 全数字交流伺服控制*** |
| CN101598939A (zh) * | 2008-06-04 | 2009-12-09 | 中国科学院自动化研究所 | 多轴运动伺服控制与保护*** |
| CN201408357Y (zh) * | 2009-03-13 | 2010-02-17 | 江苏省机械研究设计院有限责任公司 | 基于1553b的数字式伺服机构控制器 |
| CN102478789A (zh) * | 2010-11-24 | 2012-05-30 | 江苏省机械研究设计院有限责任公司 | 嵌入式数字伺服控制器 |
-
2016
- 2016-08-31 CN CN201610789235.2A patent/CN106406813B/zh active Active
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1114152C (zh) * | 1995-09-29 | 2003-07-09 | 松下电器产业株式会社 | 适合于进行饱和运算的处理器及其控制方法 |
| JP2003131705A (ja) * | 2001-10-25 | 2003-05-09 | Yaskawa Electric Corp | サーボ制御方法 |
| JP2008009838A (ja) * | 2006-06-30 | 2008-01-17 | High Frequency Heattreat Co Ltd | バルブの制御装置 |
| CN201215626Y (zh) * | 2008-05-15 | 2009-04-01 | 费珣 | 全数字交流伺服控制*** |
| CN101598939A (zh) * | 2008-06-04 | 2009-12-09 | 中国科学院自动化研究所 | 多轴运动伺服控制与保护*** |
| CN201408357Y (zh) * | 2009-03-13 | 2010-02-17 | 江苏省机械研究设计院有限责任公司 | 基于1553b的数字式伺服机构控制器 |
| CN102478789A (zh) * | 2010-11-24 | 2012-05-30 | 江苏省机械研究设计院有限责任公司 | 嵌入式数字伺服控制器 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109960188A (zh) * | 2017-12-26 | 2019-07-02 | 宁波菲仕运动控制技术有限公司 | 一种通用伺服控制处理器 |
| CN108255463A (zh) * | 2017-12-28 | 2018-07-06 | 深圳市紫光同创电子有限公司 | 一种数字逻辑运算方法、电路和fpga芯片 |
| CN108255463B (zh) * | 2017-12-28 | 2020-12-22 | 深圳市紫光同创电子有限公司 | 一种数字逻辑运算方法、电路和fpga芯片 |
| CN109902795A (zh) * | 2019-02-01 | 2019-06-18 | 京微齐力(北京)科技有限公司 | 处理单元设置有输入复用器的人工智能模块和***芯片 |
| CN109902063A (zh) * | 2019-02-01 | 2019-06-18 | 京微齐力(北京)科技有限公司 | 一种集成有二维卷积阵列的***芯片 |
| CN109902063B (zh) * | 2019-02-01 | 2023-08-22 | 京微齐力(北京)科技有限公司 | 一种集成有二维卷积阵列的***芯片 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106406813B (zh) | 2019-01-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106406813A (zh) | 一种通用伺服控制算术逻辑单元 | |
| CN106775581B (zh) | 定序算术运算操作的方法和装置 | |
| CN110351087B (zh) | 流水线型的蒙哥马利模乘运算方法 | |
| US11017290B2 (en) | Signal processing module, especially for a neural network and a neuronal circuit | |
| CN106484366B (zh) | 一种二元域位宽可变模乘运算器 | |
| CN110492867A (zh) | 一种用数字电路实现的插值滤波器*** | |
| CN107423816A (zh) | 一种多计算精度神经网络处理方法和*** | |
| CN1307574C (zh) | 数据处理装置 | |
| CN104504205B (zh) | 一种对称fir算法的并行化二维分割方法及其硬件结构 | |
| CN103942028A (zh) | 应用在密码技术中的大整数乘法运算方法及装置 | |
| CN105048994A (zh) | 一种应用于fir滤波器的分布式算法 | |
| JPH0317412B2 (zh) | ||
| CN102184161A (zh) | 基于余数***的矩阵求逆装置及方法 | |
| CN107992283A (zh) | 一种基于降维实现有限域乘法的方法和装置 | |
| CN104348446A (zh) | 一种实现fir滤波的方法和滤波装置 | |
| CN101345604A (zh) | 一种行列式分组交织器的并行实现方法 | |
| CN104158648B (zh) | 用于生成哈希值的方法和装置 | |
| US3023962A (en) | Serial-parallel arithmetic units without cascaded carries | |
| CN106708467A (zh) | 一种宽位累加器电路及其设计方法、可编程逻辑器件 | |
| CN104681091A (zh) | 一种可重构线性反馈移位寄存器 | |
| KR970004107B1 (ko) | 파라미터곡선발생기 | |
| CN103645878B (zh) | 多操作数四则混合定点算术运算控制器 | |
| US3019977A (en) | Parallel-operating synchronous digital computer capable of performing the calculation x+y. z automatically | |
| CN111061675A (zh) | 一种***传递函数辨识算法的硬件实现方法及运行该方法的计算机设备与可读存储介质 | |
| CN102736889A (zh) | 复数除法器及其相关方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 315800 No. 308, Xiaogang Anju Road, Beilun District, Ningbo City, Zhejiang Province Patentee after: Ningbo Feishi Technology Co., Ltd Address before: 315800 No. 55, Putuo mountain road, Beilun District, Zhejiang, Ningbo Patentee before: Phase Motion Control Ningbo Ltd. |
|
| CP03 | Change of name, title or address |