CN106373941B - 探测传感器及其制备方法 - Google Patents

Abstract

本发明揭示了一种探测传感器，包括：半导体基底；隔离层，形成于所述半导体基底上；互连层，形成于所述隔离层上；第一插塞，形成于所述半导体基底上，并位于所述隔离层和互连层中，所述第一插塞与互连层形成电连接；导电垫片，形成于所述互连层上，并与所述互连层形成电连接；上层牺牲层，位于所述互连层上，并覆盖所述第一插塞和导电垫片；第二插塞，形成于所述上层牺牲层中，所述第二插塞的底部与所述导电垫片电连接；以及感应单元，形成于所述上层牺牲层上，所述感应单元与所述第二插塞电连接。本发明还提供一种探测传感器的制备方法。本发明的探测传感器及其制备方法，可以有效地提高感应单元的有效感应面积。

Description

探测传感器及其制备方法

技术领域

本发明涉及微机电***技术领域，特别是涉及一种探测传感器及其制备方法。

背景技术

微机电***(Microelectro Mechanical Systems，简称MEMS)是在微电子技术基础上发展起来的多学科交叉的前沿研究领域，是一种采用半导体工艺制造微型机电器件的技术。与传统机电器件相比，MEMS器件在耐高温、小体积、低功耗方面具有十分明显的优势。经过几十年的发展，已成为世界瞩目的重大科技领域之一，它涉及电子、机械、材料、物理学、化学、生物学、医学等多种学科与技术，具有广阔的应用前景。

在MEMS器件的制备过程中，需要同时制备用于连接感应单元的插塞以及用于布线的插塞，用于连接感应单元的插塞和用于布线的插塞位于同一层中，用于布线的插塞占用了部分的平面面积，从而造成感应单元的有效感应面积较小，无法满足MEMS器件的要求。

发明内容

本发明的目的在于，提供一种探测传感器的制备方法，可以有效地提高感应单元的有效感应面积。

为解决上述技术问题，本发明提供一种探测传感器，包括：

半导体基底；

隔离层，形成于所述半导体基底上；

互连层，形成于所述隔离层上；

第一插塞，形成于所述半导体基底上，并位于所述隔离层和互连层中，所述第一插塞与互连层形成电连接；

导电垫片，形成于所述互连层上，并与所述互连层形成电连接；

上层牺牲层，位于所述互连层上，并覆盖所述第一插塞和导电垫片；

第二插塞，形成于所述上层牺牲层中，所述第二插塞的底部与所述导电垫片电连接；以及

感应单元，形成于所述上层牺牲层上，所述感应单元与所述第二插塞电连接。

进一步的，在所述探测传感器中，所述隔离层为下层牺牲层，所述隔离层和互连层之间还形成一第一电介质层。

进一步的，在所述探测传感器中，所述互连层的材料为钛、金、钽、镍、钴、镉其中之一或者它们中任意几个的合金。

进一步的，在所述探测传感器中，所述第一插塞的顶部覆盖部分所述互连层的上表面。

进一步的，在所述探测传感器中，所述互连层和上层牺牲层之间还形成一第二电介质层。

根据本发明的另一面，还提供一种探测传感器的制备方法，其特征在于，包括：

提供一半导体基底；

在所述半导体基底上依次形成一隔离层和一互连层；

在所述半导体基底上形成一第一插塞，并在所述互连层上形成一导电垫片，所述第一插塞位于所述隔离层和互连层中，所述第一插塞与互连层形成电连接，所述导电垫片与所述互连层形成电连接；

在所述互连层上形成一上层牺牲层，所述上层牺牲层覆盖所述第一插塞和导电垫片；

所述上层牺牲层中形成一第二插塞，所述第二插塞的底部与所述导电垫片电连接；以及

所述上层牺牲层上形成感应单元，所述感应单元与所述第二插塞电连接。

进一步的，在所述探测传感器的制备方法中，所述隔离层为下层牺牲层，所述隔离层和互连层之间还形成一第一电介质层。

进一步的，在所述探测传感器的制备方法中，在所述半导体基底上形成一第一插塞，并在所述互连层上形成一导电垫片的步骤包括：

在所述互连层上形成一具有第一开口和第二开口的绝缘层；

去除部分所述互连层和隔离层，以在所述互连层和隔离层中形成第一通孔，所述第一通孔位于所述第一开口内；

在所述绝缘层上沉积一第一导电膜，所述第一导电膜覆盖所述第一通孔、第一开口和第二开口；

图形化所述第一导电膜，以在所述第一开口和第一通孔内形成所述第一插塞，并在所述第二开口内形成所述导电垫片；

去除暴露出的所述绝缘层。

进一步的，在所述探测传感器的制备方法中，所述互连层和上层牺牲层之间还形成一第二电介质层。

进一步的，在所述探测传感器的制备方法中，所述上层牺牲层中形成一第二插塞的步骤包括：

在所述上层牺牲层上依次形成一第三电介质层和一第二导电膜；

图形化所述第二导电膜、第三电介质层和上层牺牲层，在所述第二导电膜、第三电介质层和上层牺牲层中形成第二通孔；

沉积一第三导电膜，所述第三导电膜覆盖所述第二通孔和第二导电膜；

图形化所述第三导电膜和第二导电膜，以形成在所述第二通孔内形成所述第二插塞；

去除暴露的所述第三电介质层。

与现有技术相比，本发明提供的探测传感器及其制备方法具有以下优点：

在所述探测传感器及其制备方法中，用于进行布线的第一插塞形成于所述半导体基底上，并位于所述隔离层和互连层中，所述第一插塞与互连层形成电连接；用于连接感应单元的第二插塞形成于位于所述隔离层的上层互连层的所述上层牺牲层中，所述第二插塞的底部与所述导电垫片电连接；所述第二插塞和所述第一插塞通过所述导电垫片和互连层实现电连接。在本申请中，通过将所述第一插塞和第二插塞做在不同的互连层中，可以防止所述第一插塞占用所述感应单元的感应面积，有效地的提高所述感应单元的有效面积。

附图说明

图1为本发明一实施例中探测传感器的制备方法的流程图；

图2至图15为本发明一实施例中探测传感器的制备方法中器件结构的示意图。

具体实施方式

下面将结合示意图对本发明的探测传感器及其制备方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关***或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于提供一种探测传感器，包括：半导体基底；隔离层，形成于所述半导体基底上；互连层，形成于所述隔离层上；第一插塞，形成于所述半导体基底上，并位于所述隔离层和互连层中，所述第一插塞与互连层形成电连接；导电垫片，形成于所述互连层上，并与所述互连层形成电连接；上层牺牲层，位于所述互连层上，并覆盖所述第一插塞和导电垫片；第二插塞，形成于所述上层牺牲层中，所述第二插塞的底部与所述导电垫片电连接；以及感应单元，形成于所述上层牺牲层上，所述感应单元与所述第二插塞电连接。

在所述探测传感器中，用于进行布线的第一插塞形成于所述半导体基底上，并位于所述隔离层和互连层中，所述第一插塞与互连层形成电连接；用于连接感应单元的第二插塞形成于位于所述隔离层的上层互连层的所述上层牺牲层中，所述第二插塞的底部与所述导电垫片电连接；所述第二插塞和所述第一插塞通过所述导电垫片和互连层实现电连接。在本申请中，通过将所述第一插塞和第二插塞做在不同的互连层中，可以防止所述第一插塞占用所述感应单元的感应面积，有效地的提高所述感应单元的有效面积。

根据上述核心思想，本发明提供还一种探测传感器的制备方法，如图1所示，包括如下步骤：

步骤S11，提供一半导体基底；

步骤S12，在所述半导体基底上依次形成一隔离层和一互连层；

步骤S13，在所述半导体基底上形成一第一插塞，并在所述互连层上形成一导电垫片，所述第一插塞位于所述隔离层和互连层中，所述第一插塞与互连层形成电连接，所述导电垫片与所述互连层形成电连接；

步骤S14，在所述互连层上形成一上层牺牲层，所述上层牺牲层覆盖所述第一插塞和导电垫片；

步骤S15，所述上层牺牲层中形成一第二插塞，所述第二插塞的底部与所述导电垫片电连接；以及

步骤S16，所述上层牺牲层上形成感应单元，所述感应单元与所述第二插塞电连接。

以下结合图2至图15，具体说明本发明的探测传感器及其制备方法，图2至图15为本发明一实施例中探测传感器的制备方法中器件结构的示意图。

首先，进行步骤S11，如图2所示，提供一半导体基底100，在本实施例中，所述探测传感器为红外探测器，所以，所述半导体基底100中包括有读取集成电路(Read out IC)等电路结构。所述半导体基底100的材料可以为单晶硅、单晶锗或者单晶锗硅、Ⅲ-Ⅴ族元素化合物、单晶碳化硅等等。

然后，进行步骤S12，如图3所示，在所述半导体基底100上依次形成一隔离层110和一互连层120。较佳的，所述隔离层110为下层牺牲层，所述隔离层110的材料为方便去除的材料，在本实施例中，所述下层牺牲层的材料为非晶碳，非晶碳可以采用灰化的方法进行去除，以方便与现有的工艺兼容，但所述隔离层110的材料不限于非晶碳，例如，所述隔离层110还可以为氧化硅、氮氧化硅等电介质材料，以在本发明的思想范围之内。其中，所述互连层120的材料为钛、金、钽、镍、钴、镉其中之一或者它们中任意几个的合金，此外，所述互连层120的材料开可以为氮化钛等等，使得所述互连层120的导电性好，并可以吸收红外线。在本实施例中，由于所述隔离层110上的材料为非晶碳，如果直接在所述隔离层110上形成所述互连层120，则所述互连层120的形态较差。所以，较佳的，所述隔离层110和互连层120之间还形成一第一电介质层111。所述第一电介质层111可以为氮化硅，氮化硅的热容比较低，具有很好的绝热能力。

接着，进行步骤S13，在所述半导体基底100上形成一第一插塞，并在所述互连层120上形成一导电垫片，所述第一插塞位于所述隔离层110和互连层120中，所述第一插塞与互连层120形成电连接，所述导电垫片与所述互连层120形成电连接。其中，所述第一插塞与所述半导体基底100中的电路结构电连接，以用于布线。具体的，在本实施例中，步骤S13包括以下子步骤：

子步骤S131，如图4所示，在所述互连层120上形成一具有第一开口121a和第二开口121b的绝缘层121，具体的，先在所述互连层120上沉积一绝缘层121，然后再通过图形化工艺，在所述绝缘层121上形成所述第一开口121a和第二开口121b；

子步骤S132，如图5所示，去除部分所述互连层120和隔离层110，在本实施例中，还去除部分所述第一电介质层111，以在所述互连层120、第一电介质层111和隔离层110中形成第一通孔112，所述第一通孔112位于所述第一开口121a内，且所述第一通孔112的特征尺寸(Critical Dimension,简称CD)小于所述第一开口121a的特征尺寸，使得在所述第一开口121a和所述第一通孔112之间形成一台阶；

子步骤S133，如图6所示，在所述绝缘层121上沉积一第一导电膜130，所述第一导电膜130覆盖所述第一通孔112、第一开口121a和第二开口121b。其中，所述第一导电膜130的材料可以为铝、铜等金属。在沉积所述第一导电膜130的过程中，由于所述第一导电膜130的填充能力有限，往往所述第一导电膜130不能完全填充所述第一通孔112，并在所述第一通孔112形成孔洞112a。在本实施例中，在沉积所述第一导电膜130之间，还可以先沉积钛/氮化钛复合层，以减小界面电阻；

子步骤S134，如图7所示，图形化所述第一导电膜130，去除所述第一电介质层111上的所述第一导电膜130，以在所述第一开口121a和第一通孔112内形成所述第一插塞131，并在所述第二开口121b内形成所述导电垫片132。在子步骤S134中，由于图形化工艺的原因，所述第一电介质层111上还保留部分所述第一导电膜130。在最终形成的所述第一插塞131中，所述第一插塞131的顶部覆盖部分所述互连层120的上表面，如图7中环形区域所示，有利于提高所述第一插塞131和所述互连层120之间的导电能力；

子步骤S135，如图8所示，去除暴露出的所述绝缘层121。在本实施例中，通过子步骤S131-子步骤S135制备所述第一通孔112和导电垫片132，有利于提高所述互连层120的性能，使得所述互连层120更结实。

较佳的，如图9所示，在暴露的所述互连层120上形成一第二电介质层122，以提高所述互连层120的性能，并在后序去除上层牺牲层的工艺中保护所述互连层120。所述第二电介质层122的材料可以为氮化硅或氧化硅等。

然后，进行步骤S14，如图10所示，在所述互连层120上形成一上层牺牲层140，在本实施例中，在所述第二电介质层122上形成一上层牺牲层140，所述上层牺牲层140覆盖所述第一插塞131和导电垫片132，并填充所述孔洞112a。在本实施例中，所述上层牺牲层140的材料为非晶碳，非晶碳可以采用灰化的方法进行去除，但所述上层牺牲层140的材料不限于非晶碳。

之后，进行步骤S15，所述上层牺牲层140中形成一第二插塞，所述第二插塞的底部与所述导电垫片132电连接。具体的，在本实施例中，步骤S15包括以下子步骤：

子步骤S151，如图11所示，在所述上层牺牲层140上依次形成一第三电介质层141和一第二导电膜144，在本实施例中，所述第三电介质层141包括一氮化硅层142和一氧化物层143，所述第二导电膜144的材料可以为铝、铜等金属；

子步骤S152，如图11所示，图形化所述第二导电膜144、第三电介质层141和上层牺牲层140，在所述第二导电膜144、第三电介质层141和上层牺牲层140中形成第二通孔146。具体的，在本实施例中，可以先在所述第二导电膜144上沉积一掩膜层，所述掩膜层的材料可以为氧化物；然后图形化所述掩膜层以形成掩膜窗口，此时，所述第二导电膜144作为刻蚀阻挡层；之后以所述掩膜层为掩膜，图形化所述第二导电膜144、第三电介质层141和上层牺牲层140，在所述掩膜窗口下形成所述第二通孔146；

子步骤S153，如图12所示，沉积一第三导电膜150，所述第三导电膜150覆盖所述第二通孔146和第二导电膜144，其中，所述第三导电膜150的材料可以为铝、铜等金属。在沉积所述第三导电膜150的过程中，由于所述第三导电膜150的填充能力有限，往往所述第三导电膜150不能完全填充所述第二通孔146，并在所述第二通孔146形成孔洞146a；

子步骤S154，如图13所示，图形化所述第三导电膜150和第二导电膜144，以形成在所述第二通孔146内形成所述第二插塞151；

子步骤S155，如图13所示，去除暴露的所述第三电介质层141。

之后，进行步骤S16，所述上层牺牲层140上形成感应单元，所述感应单元与所述第二插塞151电连接。在本实施例中，所述探测传感器为红外探测器，所以所述感应单元为热敏单元。具体的，如图14所示，利用气相沉积方法形成第四介质层160，所述第四介质层160覆盖所述上层牺牲层140，所述第四介质层160的材料为氮化硅，或者为本领域技术人员公知的其他介质材料。利用光刻、刻蚀工艺对所述第四介质层160进行图形化；然后如图15所示，形成热感应层170，所述热感应层170覆盖所述第四介质层160、上层牺牲层140、第二插塞151，并填充所述孔洞146a，所述热感应层170的材料为非晶硅或微晶硅，但不限于非晶硅、微晶硅，也可以为本领域技术人员公知的其他热感应材料，所述热感应层170通过所述第二插塞151、导电垫片132实现与所述互连层120的导电连接，从而实现所述感应单元与所述互连层120的导电连接。在本实施例中，所述热敏单元还可以包括其它一些公知的结构，此为本领域的技术人员可以理解的，在此不作赘述。

经过上述步骤，形成了如图15所示的探测传感器1，包括：半导体基底100；所述隔离层110和互连层120依次形成于所述半导体基底上100；所述第一插塞131形成于所述半导体基底100上，并位于所述隔离层110和互连层120中，所述第一插塞131与互连层120形成电连接；所述导电垫片132形成于所述互连层120上，并与所述互连层120形成电连接；所述上层牺牲层140位于所述互连层120上，并覆盖所述第一插塞131和导电垫片132；所述第二插塞151形成于所述上层牺牲层140中，所述第二插塞151的底部与所述导电垫片132电连接；所述感应单元形成于所述上层牺牲层140上，所述感应单元与所述第二插塞151电连接。其中，所述探测传感器1的较佳制备方法如上所述，但是所述探测传感器1的制备方法并不限于上述公开的范围，本领域的普通技术人员可以对上述制备方法进行变动，只要可以得到所述探测传感器1，亦在本发明的思想范围之内。

在本实施例中，用于进行布线的第一插塞131和用于红外感应的第二插塞151做在不同的互连层中，可以防止所述第一插塞131占用所述感应单元的感应面积，有效地的提高所述感应单元的有效面积。并且，所述第一插塞131和所述第二插塞151通过所述互连层120实现电连接，以将探测的红外信号导出。

在本实施例中，在后续的工艺步骤中，可以去除所述上层牺牲层140，还可以去除下层牺牲层，此为本领域的技术人员可以理解的，在此不作赘述；并且，所述第一插塞131还可以与其它互连结构进行电连接，以实现布线，此为本领域的技术人员可以理解的，可以根据需要进行互连连接，在此不作赘述。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (9)

1.一种探测传感器，其特征在于，包括：

半导体基底；

隔离层，形成于所述半导体基底上；

互连层，形成于所述隔离层上，在所述互连层和所述隔离层中形成有第一通，所述第一通孔贯穿所述互连层；

第一插塞，形成于所述半导体基底上，并位于所述隔离层和互连层中，所述第一插塞与互连层形成电连接，其中所述第一插塞形成在所述第一通孔中，并覆盖所述互连层暴露于所述第一通孔的侧壁和所述互连层的部分上表面；

导电垫片，形成于所述互连层上，并与所述互连层形成电连接；

上层牺牲层，位于所述互连层上，并覆盖所述第一插塞和导电垫片；

第二插塞，形成于所述上层牺牲层中，所述第二插塞的底部与所述导电垫片电连接；以及

感应单元，形成于所述上层牺牲层上，所述感应单元与所述第二插塞电连接。

2.如权利要求1所述的探测传感器，其特征在于，所述隔离层为下层牺牲层，所述隔离层和互连层之间还形成一第一电介质层。

3.如权利要求1所述的探测传感器，其特征在于，所述互连层的材料为钛、金、钽、镍、钴、镉其中之一或者它们中任意几个的合金。

4.如权利要求1所述的探测传感器，其特征在于，所述互连层和上层牺牲层之间还形成一第二电介质层。

5.一种探测传感器的制备方法，其特征在于，包括：

提供一半导体基底；

在所述半导体基底上依次形成一隔离层和一互连层；

在所述半导体基底上形成一第一插塞，并在所述互连层上形成一导电垫片，所述第一插塞位于所述隔离层和互连层中，所述第一插塞与互连层形成电连接，所述导电垫片与所述互连层形成电连接；其中，形成所述第一插塞的方法包括：在所述互连层和所述隔离层中形成第一通孔，所述第一通孔贯穿所述互连层，以及在所述第一通孔中形成所述第一插塞，所述第一插塞覆盖所述互连层暴露于所述第一通孔的侧壁和所述互连层的部分上表面；

在所述互连层上形成一上层牺牲层，所述上层牺牲层覆盖所述第一插塞和导电垫片；

所述上层牺牲层中形成一第二插塞，所述第二插塞的底部与所述导电垫片电连接；以及

所述上层牺牲层上形成感应单元，所述感应单元与所述第二插塞电连接。

6.如权利要求5所述的探测传感器的制备方法，其特征在于，所述隔离层为下层牺牲层，所述隔离层和互连层之间还形成一第一电介质层。

7.如权利要求5所述的探测传感器的制备方法，其特征在于，在所述半导体基底上形成一第一插塞，并在所述互连层上形成一导电垫片的步骤包括：

在所述互连层上形成一具有第一开口和第二开口的绝缘层；

去除部分所述互连层和隔离层，以在所述互连层和隔离层中形成第一通孔，所述第一通孔位于所述第一开口内；

在所述绝缘层上沉积一第一导电膜，所述第一导电膜覆盖所述第一通孔、第一开口和第二开口；

图形化所述第一导电膜，以在所述第一开口和第一通孔内形成所述第一插塞，并在所述第二开口内形成所述导电垫片；

去除暴露出的所述绝缘层。

8.如权利要求5所述的探测传感器的制备方法，其特征在于，所述互连层和上层牺牲层之间还形成一第二电介质层。

9.如权利要求5至8中任意一项所述的探测传感器的制备方法，其特征在于，所述上层牺牲层中形成一第二插塞的步骤包括：

在所述上层牺牲层上依次形成一第三电介质层和一第二导电膜；

图形化所述第二导电膜、第三电介质层和上层牺牲层，在所述第二导电膜、第三电介质层和上层牺牲层中形成第二通孔；

沉积一第三导电膜，所述第三导电膜覆盖所述第二通孔和第二导电膜；

图形化所述第三导电膜和第二导电膜，以形成在所述第二通孔内形成所述第二插塞；

去除暴露的所述第三电介质层。