CN106371495B - 用于微能量获取的mppt控制电路及能量获取电路 - Google Patents

Abstract

本发明涉及一种用于微能量获取的MPPT控制电路及能量获取电路。该MPPT控制电路包括乘法器、延时单元、第一、第二比较器、FDRC及信号叠加模块；FDRC包括第三、第四比较器及或门电路；乘法器输入Vtem和Is后输出Pi至延时单元的输入和第一比较器同相端；延时单元输出连接第一比较器反相端；第一比较器输出连接第三比较器反相端、第四比较器同相端及信号叠加模块输入；第三比较器同相输入V_L，第四比较器反相输入V_H；信号叠加模块输入连接或门电路输出且其输出连接第二比较器同相输入，第二比较器反相输入V_osc且输出PWM控制信号。本发明采用MPPT控制电路，能够保证Boost转换器输出功率始终跟随输入功率变化，保证电路工作在最大功率点，从而提高整体电路的转换效率。

Description

用于微能量获取的MPPT控制电路及能量获取电路

技术领域

本发明属于集成电路技术领域，具体涉及一种用于微能量获取的MPPT控制电路及能量获取电路。

背景技术

近年来，能量获取技术作为一种低成本、免维护、无污染的可替代性能源技术，受到了社会各界的广泛关注。能量获取技术能够从外界获取能量并将其转换为可利用的电能，具有面积小、功耗低、续航时间长等优点。然而，该技术仍然面临着许多技术难点，例如：低转换效率和较差的输出信号质量。造成这些问题的其根本原因在于，外部可获取的能量源往往是微小的和不稳定的，并且容易受到周围环境的影响，这对能量获取电路的性能提出了更高的要求。

请参见图1，图1为现有技术提供的一种能量获取电路的电路结构示意图。该能量获取电路分两级实现，第一级是通过半波整流桥电路，将输入端的交流信号转换成半波信号；第二级是通过Boost升压型转换器，将半波信号转换为稳定的直流信号，为负载提供稳定的输出电压，从而实现由输入获取能量并且提供给负载的目的。其中，第二级Boost升压型转换器的开关SW的开启和关断由最大功率点跟踪(Maximum Power Point Tracking,简称MPPT)控制电路实现。

请参见图2，图2为现有技术提供的一种Boost升压型转换器电路的电路结构示意图。Boost升压型转换器的***电路包括有，电感L、续流二极管D、开关晶体管Msw、采样电阻Rs、负载电容CL和负载电阻RL。MPPT控制电路采样经半波整流电路整流后的输入电压Vtem和Boost升压型转换器电路的开关电流Is，经过运算后，提供输出控制信号SW，开启或关断Boost升压型转换器的开关管Msw，从而实现最大功率点追踪，即通过计算最大输入功率点，使输出功率始终跟随输入功率，提高整体电路的转换效率。

因此，如何设计一种用于微能量获取的MPPT控制电路就变得极其重要。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一用于微能量获取的MPPT控制电路及能量获取电路。本发明要解决的技术问题通过以下技术方案实现：

本发明的一个实施例提供了一种用于微能量获取的MPPT控制电路，包括：乘法器、延时单元、第一比较器、第二比较器、快速动态响应电路FDRC及信号叠加模块；其中，所述快速动态响应电路FDRC包括第三比较器、第四比较器及或门电路；

所述乘法器的两个输入端分别输入第一电压Vtem和第二电压Vs且其两个输出端Pi分别电连接至所述延时单元的输入端和所述第一比较器的同相输入端V_p1；

所述延时单元的输出端电连接至所述第一比较器的反相输入端V_n1；

所述第一比较器的输出端V_o1分别电连接至所述第三比较器的反相输入端V_n3、所述第四比较器的同相输入端V_p4及所述信号叠加模块的第一输入端；

所述第三比较器的同相输入端V_p3输入低阈值电压V_L且其输出端V_o3电连接至所述或门电路的第一输入端；所述第四比较器的反相输入端V_n4输入高阈值电压V_H且其输出端电连接至所述或门电路的第二输入端；所述或门电路的输出端电连接至所述信号叠加模块的第二输入端；

所述信号叠加模块的输出端电连接至所述第二比较器的同相输入端V_p2，所述第二比较器的反相输入端V_n2输入参考振荡信号电压V_osc且其输出端V_o2输出开关电压V_sw以作为Boost升压型转换器的PWM控制信号。

在本发明的一个实施例中，所述乘法器为超低压模拟乘法器电路；所述超低压模拟乘法器电路包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8及第九晶体管M9：其中，

所述第八晶体管M8、所述第四晶体管M4、所述第六晶体管M6及所述第九晶体管M9依次串接于电源端Vdd与接地端Gnd之间；

所述第七晶体管M7及所述第二晶体管M2依次串接于电源端Vdd与所述第四晶体管M4和所述第六晶体管M6串接形成的节点F处之间；

所述第一晶体管M1及所述第五晶体管M5依次串接于所述第八晶体管M8和所述第四晶体管M4串接形成的节点E处与所述第六晶体管M6和所述第九晶体管M9串接形成的节点D处之间；

所述第三晶体管M3串接于所述第七晶体管M7和所述第二晶体管M2串接形成的节点B处与所述第一晶体管M1和所述第五晶体管M5串接形成的节点C处之间；

所述第七晶体管M7与所述第八晶体管M8的控制端均电连接至所述第七晶体管M7和所述第二晶体管M2串接形成的节点A处；

所述第一晶体管M1与所述第二晶体管M2的控制端均电连接至所述超低压模拟乘法器电路的第一输入端V_x的正极；所述第三晶体管M3与所述第四晶体管M4的控制端均电连接至所述超低压模拟乘法器电路的第一输入端V_x的负极；

所述第五晶体管M5的控制端电连接至所述超低压模拟乘法器电路的第二输入端V_y的正极，所述第六晶体管M6的控制端电连接至所述超低压模拟乘法器电路的第二输入端V_y的负极；

所述第九晶体管M9的控制端电连接至所述第六晶体管M6和所述第九晶体管M9串接形成的节点D处；所述第八晶体管M8和所述第四晶体管M4串接形成的节点E作为所述超低压模拟乘法器电路的输出端。

在本发明的一个实施例中，所述延时单元包括第一电阻R₁、第二电阻R₂、第一电容C₁及运算放大器COM；其中，

所述第一电阻R₁的两端分别电连接至所述延时单元的输入端V_i及所述运算放大器COM的反相输入端V_n；所述第二电阻R₂的两端分别电连接至所述运算放大器COM的同相输入端V_P及接地端Gnd；

所述运算放大器COM的输出端作为所述延时单元的输出端V_o，且所述第一电容C₁的两端分别电连接至所述运算放大器COM的反相输入端V_n和输出端V_o。

在本发明的一个实施例中，所述运算放大器COM包括第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19及第二十晶体管M20；其中，

所述第十五晶体管M15及所述第十七晶体管M17依次串接于电源端Vdd与所述运算放大器COM的同相输入端V_P之间；所述第十六晶体管M16及所述第十八晶体管M18依次串接于电源端Vdd与所述运算放大器COM的反相输入端V_n之间；所述第十九晶体管M19及所述第二十晶体管M20依次串接于电源端Vdd与接地端Gnd之间；

所述第十五晶体管M15与所述第十六晶体管M16的控制端均电连接至所述第十五晶体管M15和所述第十七晶体管M17串接形成的节点G处，所述第十七晶体管M17与所述第十八晶体管M18的控制端均电连接至电源端Vdd，所述第十九晶体管M19的控制端电连接至接地端Gnd，所述第二十晶体管M20的控制端电连接至所述第十六晶体管M16和所述第十八晶体管M18串接形成的节点H处，所述第十九晶体管M19和所述第二十晶体管M20串接形成的节点I作为所述运算放大器COM的输出端V_o。

在本发明的一个实施例中，所述第一比较器或所述第二比较器包括第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13及第十四晶体管M14；其中，

所述第十晶体管M10及所述第十二晶体管M12依次串接于所述第一比较器或所述第二比较器的同相输入端V_p1/V_p2与接地端Gnd之间；

所述第十一晶体管M11及所述第十三晶体管M13依次串接于所述第一比较器或所述第二比较器的反相输入端V_n1/V_n2与接地端Gnd之间；

所述第十四晶体管M14串接于所述第一比较器或所述第二比较器的同相输入端V_p1/V_p2与反相输入端V_n1/V_n2之间且其控制端电连接至所述第十一晶体管M11和所述第十三晶体管M13串接形成的节点K处；

所述第十晶体管M10与所述第十一晶体管M11的控制端均电连接至所述第十晶体管M10和所述第十二晶体管M12串接形成的节点J处；

所述第十三晶体管M13与所述第十二晶体管M12的控制端均电连接至所述第一比较器或所述第二比较器的同相输入端V_p1/V_p2；

所述第十一晶体管M11和所述第十三晶体管M13串接形成的节点K作为所述第一比较器或所述第二比较器的输出端V_o1/V_o2。

在本发明的一个实施例中，所述或门电路包括第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25及第二十六晶体管M26；其中，

所述第二十一晶体管M21、所述第二十二晶体管M22及所述第二十四晶体管M24依次串接于电源端Vdd与接地端Gnd之间；

所述第二十五晶体管M25及所述第二十六晶体管M26依次串接于电源端Vdd与接地端Gnd之间；

所述第二十三晶体管M23电连接于所述第二十二晶体管M22和所述第二十四晶体管M24串接形成的节点L处与接地端Gnd之间；

所述第二十一晶体管M21与所述第二十四晶体管M24的控制端均电连接至所述或门电路的正相输入端V_p，所述第二十二晶体管M22与所述第二十三晶体管M23的控制端均电连接至所述或门电路的反相输入端V_n，所述第二十五晶体管M25与所述第二十六晶体管M26的控制端均电连接至所述第二十二晶体管M22与所述第二十四晶体管M24串接形成的节点L处，所述第二十五晶体管M25和所述第二十六晶体管M26串接形成的节点M作为所述或门电路的输出端V_o。

在本发明的一个实施例中，所述第三比较器包括第二十七晶体管M27、第二十八晶体管M28、第二十九晶体管M29、第三十晶体管M30、第三十一晶体管M31及第三十二晶体管M32；其中，

所述第二十七晶体管M27与所述第二十九晶体管M29，所述第二十八晶体管M28与所述第三十晶体管M30，所述第三十一晶体管M31与所述第三十二晶体管M32分别依次串接于电源端Vdd与接地端Gnd之间；

所述第二十七晶体管M27与所述第二十八晶体管M28的控制端均电连接至所述第二十七晶体管M27和所述第二十九晶体管M29串接形成的节点N处，所述第二十九晶体管M29、所述第三十晶体管M30及所述第三十二晶体管M32的控制端均电连接至电源端Vdd，所述第三十一晶体管M31的控制端电连接至所述第二十八晶体管M28和所述第三十晶体管M30串接形成的节点O处；

所述第二十九晶体管M29与所述第三十晶体管M30的衬底端分别作为所述第三比较器的同相输入端V_p3与反相输入端V_n3，所述第三十一晶体管M31和所述第三十二晶体管M32串接形成的节点P作为所述第三比较器的输出端V_o3。

在本发明的一个实施例中，所述第四比较器包括第三十三晶体管M33、第三十四晶体管M34、第三十五晶体管M35、第三十六晶体管M36、第三十七晶体管M37及第三十八晶体管M38；其中，

所述第三十三晶体管M33与所述第三十五晶体管M35，所述第三十四晶体管M34与所述第三十六晶体管M36，所述第三十七晶体管M37与所述第三十八晶体管M38分别依次串接于电源端Vdd与接地端Gnd之间；

所述第三十三晶体管M33、所述第三十四晶体管M34及所述第三十七晶体管M37的控制端均电连接至接地端Gnd，所述第三十五晶体管M35与所述第三十六晶体管M36的控制端均电连接至所述第三十三晶体管M33和所述第三十五晶体管M35串接形成的节点Q处，所述第三十八晶体管M38的控制端电连接至所述第三十四晶体管M34和所述第三十六晶体管M36串接形成的节点R处；

所述第三十三晶体管M33与所述第三十四晶体管M34的衬底端分别作为所述第四比较器的同相输入端V_p4与反相输入端V_n4，所述第三十七晶体管M37和所述第三十八晶体管M38串接形成的节点S作为所述第四比较器的输出端V_o4。

在本发明的一个实施例中，所述信号叠加模块包括第三电阻R₃、第四电阻R₄及第五电阻R₅；其中，

所述第三电阻R₃及所述第五电阻R₅依次串接于所述第二比较器的同相输入端V_p2与所述第一比较器的输出端V_o1之间，所述第四电阻R₄串接于所述或门电路的输出端V_o与所述第三电阻R₃和所述第五电阻R₅串接形成的节点T处之间。

本发明的另一个实施例提供了一种能量获取电路，包括半波整流桥电路和Boost升压型转换器，其中，所述Boost升压型转换器包括上述实施例中任一所述的用于微能量获取的MPPT控制电路。

与现有技术相比，本发明的最大功率点追踪技术分两步算法实现，第一步是由第一比较器对当前周期和上一周期的输入功率进行比较，根据比较结果调整Boost转换器的开关信号占空比，第二步是由快速动态响应电路对第一比较器的输出信号进行高低电平判断，当第一比较器的输出，即相邻两周期的功率差过大，则由第二比较器提供快速开关信号给Boost转换器，从而提高Boost转换器的转换效率，实现能量获取。

附图说明

图1为现有技术提供的一种能量获取电路的电路结构示意图；

图2为现有技术提供的一种Boost升压型转换器电路的电路结构示意图；

图3为本发明实施例提供的一种MPPT控制电路的电路结构示意图；

图4为本发明实施例提供的一种超低压模拟乘法器电路的电路结构示意图；

图5为本发明实施例提供的一种延时单元的电路结构示意图；

图6为本发明实施例提供的一种运算放大器的电路结构示意图；

图7为本发明实施例提供的一种第一比较器/第二比较器的电路结构示意图；

图8为本发明实施例提供的一种或门电路的电路结构示意图；

图9为本发明实施例提供的一种第三比较器的电路结构示意图；

图10为本发明实施例提供的一种第四比较器的电路结构示意图；

图11为本发明实施例提供的一种信号叠加模块的电路结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

请参见图3，图3为本发明实施例提供的一种MPPT控制电路的电路结构示意图。该用于微能量获取的MPPT控制电路包括超低压模拟乘法器电路、延时单元、第一比较器、第二比较器、快速动态响应电路(Fast Dynamic Respond Circuit，简称FDRC)、信号叠加模块。所述乘法器电路对经桥式整流后的输入电压和输入电流进行乘法运算，得到输入功率值，延时单元对输入功率进行为时一周期的延迟形成延迟后的输入功率P(n)，第一比较器将当前周期的输入功率P(n+1)与经过延时单元延时的上一周期输入功率P(n)进行比较，得到一个控制信号Vd，同时，该控制信号Vd经过快速动态响应电路与高低阈值电压V_H、V_L进行比较，得到一个快速控制信号Vq，这两个控制信号相叠加，经由第二比较器与参考振荡信号电压V_osc进行比较，最终得到Boost转换器的开关管的PWM控制信号V_sw。

请参见图4，图4为本发明实施例提供的一种超低压模拟乘法器电路的电路结构示意图。所述乘法器电路包括分别构成的差分输入对的NMOS晶体管M1和M4、M2和M3、M5和M6，PMOS晶体管M7和M8构成的电流镜作为有源负载，NMOS晶体管M9构成的尾电流源；模拟输入电压正极Vx+和负极Vx-作为差分输入对M1和M4、以及差分输入对M2和M3的输入信号，Vx+接至M1和M2的栅端，Vx-接至M3和M4的栅端，M1和M4的漏端相连，并接至M8的漏端，同时作为乘法器的输出端Iout，M2和M3的漏端相连，并接至M7的漏端，M7的源端和栅端短接在一起，并与M8的栅端相连，M7和M8的源端相连并接电源电压Vdd，构成电流镜结构，M1的源端和M3的源端相连，并接至M5的漏端，M2的源端和M4的源端相连并接至M6的漏端，差分输入对M5和M6的栅端分别接输入信号正极Vy+和负极Vy-，M5和M6的源端相连并接电流源M9的漏端，M9的漏端和栅端短接，M9的源端接地。

具体地，所述NMOS晶体管M1和M4的尺寸相同，且制造工艺相同；NMOS晶体管M2和M3的尺寸相同，且制造工艺相同；NMOS晶体管M5和M6的尺寸相同，且制造工艺相同。

所述NMOS晶体管M1-M6工作在亚阈值区，此时晶体管工作类似于双极晶体管，以实现超低工作电压下的输入信号Vx和Vy的乘积运算。即令NMOS晶体管M1-M6工作在亚阈值区，其中，M1和M4、M2和M3、M5和M6分别构成差分输入对，PMOS晶体管电流镜M7和M8作为有源负载，NMOS晶体管M9为尾电流源I9。NMOS晶体管M1-M6的衬底端均接地，有V_GS＝V_GB-V_BS，其中，V_GS为晶体管的栅源电压，V_GB为晶体管的栅衬电压，V_BS为晶体管的衬源电压。由于衬偏调制效应，此时源端的电位略高于地电位，即V_BS为负值，则根据公式：

其中，V_TH0是NMOS晶体管在V_BS＝0时的阈值电压，Φ_F是表面势，约为0.3V，γ_sub是体效应因子，典型值约为0.5^1/2。由式(1)可知，负的V_BS值可以提高NMOS晶体管的阈值电压以及漏源电流，从而保证乘法器在超低压条件下稳定工作在亚阈值区。此时，NMOS晶体管的工作特性类似于双极晶体管，令M5和M6管对称，有如下关系：

其中，I_i代表晶体管Mi的漏源电流，I₀为零偏电流，ξ为非理想因子，ξ>1，V_T＝kT/q为热电压，T为绝对温度，k为玻尔兹曼常数，q为电子电荷。V_x和V_y分别代表乘法器的输入电压，则有如下关系：

I₉＝I₅+I₆,V_GS5-V_GS6＝V_y，那么

同样地，

因为有I₀＝I₂+I₃-I₁-I₄，经过化简后I₀为:

I_o＝V_xV_yI₉/4ξ²V_T ²(5)

由此可知，该超低压模拟乘法器实现了输入电压V_x和V_y的成积运算，并以电流的形式作为输出信号，即图中的Iout。

另外，对于如图3所示的乘法器，其两个输入端分别输入的是输入电压Vtem和输入电流Is，而对于本实施例中的超低压模拟乘法器输入的是Vtem和Vs。需要说明的是，如图2所示，是由于其输入电流Is经过采样电阻Rs，最终以输入电压Vs的形式电连接至该超低压模拟乘法器的一个输入端。

请参见图5，图5为本发明实施例提供的一种延时单元电路的电路结构示意图。该延时单元包括第一电阻R₁、第一电容C₁、运算放大器COM、及第二电阻R₂构成了积分电路，由运算放大器输入端的续短续断原理可得：

其中，V_o为延时单元的输出电压，V_i为延时单元的输入电压。

请参见图6，图6为本发明实施例提供的一种运算放大器的电路结构示意图，该运算放大器电路为延时单元中运算放大器，采用了共栅极运算放大器结构，适用于低压应用。NMOS晶体管M17和M18组成差分输入对，并连接成共栅极结构，两个晶体管的源极分别作为运算放大器的同相V_p和反相输入端V_n，从而降低了电路对电源电压的要求，满足低压低功耗设计要求；PMOS晶体管M15和M16构成电流镜作为有源负载，将双端输入转换为单端输出Vo；NMOS晶体管M20为共源极放大级，PMOS晶体管M19为共源放大级的有源负载，提高了输出带负载能力。

请参见图7，图7为本发明实施例提供的一种第一比较器/第二比较器的电路结构示意图。该电路结构采用了共栅极结构，适用于低压应用。PMOS晶体管M10和M11组成共栅极差分输入对，两个管子的源端分别作为比较器的同相输入端V_p1/V_p2和反相输入端V_n1/V_n2，NMOS晶体管M12和M13作为有源负载，将双端输入转换为单端输出，PMOS晶体管M14连接在比较器的同相和反相输入间，其栅端连接至比较器的输出端V_o1/V_o2，构成反馈回路，提高了比较器的稳定性，加快了比较器的翻转速率。

本发明的FDRC，由窗口比较器构成，所述窗口比较器由两个比较器并联，其中第三比较器的同相端V_p3接低阈值电压V_L，反相端V_n3与第四比较器的同相端V_p4相连，并接第一比较器的输出端V_o1；第四比较器的反相端V_n4接低阈值电压V_H；两个比较器的输出端V_o3、V_o4分别接或门的输入端，或门的输出端与第一比较器的输出端V_o1相连。

请参见图8，图8为本发明实施例提供的一种或门电路的电路结构示意图。该或门电路应用于FDRC中，采用或非门加反相器结构来实现。PMOS晶体管M21和M22，NMOS晶体管M23和M24构成或非门电路，实现两个输入信号的或非功能，M21的源极接电源电压Vdd，其栅极接输入信号V1，并与晶体管M24的栅极相连，M21的漏端与M22的源端相连，M22的栅端接输入信号V2，并与晶体管M23的栅端相连，M23的漏端与M22的漏端相连，同时与M24的漏端相连，并接反相器中PMOS晶体管M25和NMOS晶体管M26的栅极，M23和M24的源极接地电位，M25的源极接电源电压Vdd，其漏极与M26的漏极相连，并作为或门的输出端，M26的源极接地电位，M25与M26的栅极短接，接或非门的输出端。

请参见图9，图9为本发明实施例提供的一种第三比较器的电路结构示意图。第三比较器采用NMOS衬底驱动差分输入对，适用于低压设计。NMOS晶体管M29和M30构成衬底驱动差分输入对，M29的衬底端接输入信号V_L，即比较器的同相端V_p3，M30的衬底端接输入信号Vd，即比较器的反相端V_n3，M29和M30的源端接地电位Gnd，M29和M30的栅端相连，并接电源电压Vdd，M29的漏端接PMOS晶体管M27的漏端，M27的漏端和栅端短接，并接PMOS晶体管M28的栅端，M27和M28的源端接电源电压Vdd，M28的漏端接M30的漏端，同时连接至PMOS晶体管M31的栅端，M31的源端接电源电压Vdd，M31的漏端接NMOS晶体管M32的漏端，并作为第三比较器的输出端V_o3，M32的栅端接电源电压Vdd，源端接地电位。

具体地，NMOS晶体管M29和M30的衬底端分别作为比较器的同相输入端V_p3和反相输入端V_n3，M29和M30的源端接地电位Gnd，M29和M30的栅端接电源电压Vdd，这个高电位在晶体管的栅极下面形成了反型层，为晶体管提供了导电沟道，当晶体管的衬底端所加输入信号V_BS发生变化时，该衬底端与该导电沟道之间的耗尽层厚度发生变化，从而改变了沟道反型层的厚度，相当于沟道电流受到衬底和源极所加信号的控制。此时，NMOS晶体管可以等效为一个具有较高输入阻抗的结型场效应晶体管，由于输入信号加载在衬底端，晶体管的栅极下面已经形成了导电沟道，因此在衬源之间只需要加非常小的电源电压就可以实现对漏电流的控制，类似于耗尽型器件。单管衬底驱动NMOS晶体管的漏电流可表示为：

其中，μ_N为电子迁移率，C_OX为单位面积栅氧化层电容，λ为沟道长度调制系数，为单管衬底驱动NMOS晶体管的宽长比，V_DS为单管衬底驱动NMOS晶体管的漏源电压，V_DS,sat为单管衬底驱动NMOS晶体管的饱和电压。在式(7)中，为常数，因此漏电流I_DS主要受衬源电压V_BS控制。输入信号接至衬底端，能够有效避免单管衬底驱动NMOS晶体管阈值电压的限制，较小的|V_BS|值就能实现沟道电流的调制，因此衬底驱动技术能够实现低压低功耗设计要求，适用于超低压应用。

PMOS晶体管M27和M28构成电流镜作为衬底驱动输入级的有源负载，将双端输入转换为单端输出，PMOS晶体管M31为共源极放大级，用于提高比较器的增益，NMOS晶体管M32为M31的有源负载。

请参见图10，图10为本发明实施例提供的一种第四比较器的电路结构示意图。第四比较器采用PMOS衬底驱动差分输入对，适用于低压设计。PMOS晶体管M33和M34组成衬底驱动差分输入对，M33和M34的源端接电源电压Vdd，M33和M34的栅端接地电位Gnd，M33的衬底端接输入信号Vd，作为比较器的同相输入端V_p4，M34的衬底端接输入信号V_H，作为比较器的反相输入端V_n4，M33的漏端接NMOS晶体管M35的漏端，M35的漏端和栅端短接，并接M36的栅端，M34的漏端接NMOS晶体管M36的漏端，并接NMOS晶体管M38的栅端，M35和M36的源端接地电位，M38的源端接地电位Gnd，M38的漏端接PMOS晶体管M37的漏端，并作为第四比较器的输出端V_o4，M37的栅端接地，M37的源端接电源电压Vdd。

具体地，PMOS晶体管M33和M34的衬底端分别作为比较器的同相输入端V_p4和反相输入端V_n4，M33和M34的源端接电源电压Vdd，M33和M34的栅端接地电位Gnd，这个低电位在晶体管的栅极下面形成了反型层，为晶体管提供了导电沟道，当晶体管的衬底端所加输入信号V_BS发生变化时，该衬底端与该导电沟道之间的耗尽层厚度发生变化，从而改变了沟道反型层的厚度，相当于沟道电流受到衬底和源极所加信号的控制。衬底驱动晶体管的具体工作原理与上述NMOS衬底驱动晶体管类似，单管衬底驱动PMOS晶体管的漏电流可表示为：

其中，μ_P为空穴迁移率。输入信号接至衬底端，能够有效避免单管衬底驱动PMOS晶体管阈值电压的限制，较小的V_BS值就能实现沟道电流的调制，适用于超低压应用。

NMOS晶体管M35和M36构成电流镜作为衬底驱动输入级的有源负载，将双端输入转换为单端输出，NMOS晶体管M38为共源极放大级，用于提高比较器的增益，PMOS晶体管M37为M38的有源负载。

请参见图11，图11为本发明实施例提供的一种信号叠加模块结构示意图。第三电阻R₃、第四电阻R₄和第五电阻R₅构成的电阻网络，实现了电压Vd，Vq的叠加。

本发明实施例，采用MPPT控制电路，能够保证Boost升压型转换器的输出功率始终跟随输入功率的变化，保证电路工作在最大功率点，从而提高整体电路的转换效率。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (10)

1.一种用于微能量获取的MPPT控制电路，其特征在于，包括：乘法器、延时单元、第一比较器、第二比较器、快速动态响应电路(FDRC)及信号叠加模块；其中，所述快速动态响应电路(FDRC)包括第三比较器、第四比较器及或门电路；

所述乘法器的两个输入端分别输入第一电压(Vtem)和第二电压(Vs)且其两个输出端(Pi)分别电连接至所述延时单元的输入端和所述第一比较器的同相输入端(V_p1)；

所述延时单元的输出端电连接至所述第一比较器的反相输入端(V_n1)；

所述第一比较器的输出端(V_o1)分别电连接至所述第三比较器的反相输入端(V_n3)、所述第四比较器的同相输入端(V_p4)及所述信号叠加模块的第一输入端；

所述第三比较器的同相输入端(V_p3)输入低阈值电压(V_L)且其输出端(V_o3)电连接至所述或门电路的第一输入端；所述第四比较器的反相输入端(V_n4)输入高阈值电压(V_H)且其输出端电连接至所述或门电路的第二输入端；所述或门电路的输出端电连接至所述信号叠加模块的第二输入端；

所述信号叠加模块的输出端电连接至所述第二比较器的同相输入端(V_p2)，所述第二比较器的反相输入端(V_n2)输入振荡信号电压(V_osc)且其输出端(V_o2)输出开关电压(V_sw)以作为Boost升压型转换器的PWM控制信号。

2.根据权利要求1所述的电路，其特征在于，所述乘法器为超低压模拟乘法器电路；所述超低压模拟乘法器电路包括第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)、第四晶体管(M4)、第五晶体管(M5)、第六晶体管(M6)、第七晶体管(M7)、第八晶体管(M8)及第九晶体管(M9)：其中，

所述第八晶体管(M8)、所述第四晶体管(M4)、所述第六晶体管(M6)及所述第九晶体管(M9)依次串接于电源端(Vdd)与接地端(Gnd)之间；

所述第七晶体管(M7)及所述第二晶体管(M2)依次串接于电源端(Vdd)与所述第四晶体管(M4)和所述第六晶体管(M6)串接形成的节点(F)处之间；

所述第一晶体管(M1)及所述第五晶体管(M5)依次串接于所述第八晶体管(M8)和所述第四晶体管(M4)串接形成的节点(E)处与所述第六晶体管(M6)和所述第九晶体管(M9)串接形成的节点(D)处之间；

所述第三晶体管(M3)串接于所述第七晶体管(M7)和所述第二晶体管(M2)串接形成的节点(B)处与所述第一晶体管(M1)和所述第五晶体管(M5)串接形成的节点(C)处之间；

所述第七晶体管(M7)与所述第八晶体管(M8)的控制端均电连接至所述第七晶体管(M7)和所述第二晶体管(M2)串接形成的节点(A)处；

所述第一晶体管(M1)与所述第二晶体管(M2)的控制端均电连接至所述超低压模拟乘法器电路的第一输入端(V_x)的正极；所述第三晶体管(M3)与所述第四晶体管(M4)的控制端均电连接至所述超低压模拟乘法器电路的第一输入端(V_x)的负极；

所述第五晶体管(M5)的控制端电连接至所述超低压模拟乘法器电路的第二输入端(V_y)的正极，所述第六晶体管(M6)的控制端电连接至所述超低压模拟乘法器电路的第二输入端(V_y)的负极；

所述第九晶体管(M9)的控制端电连接至所述第六晶体管(M6)和所述第九晶体管(M9)串接形成的节点(D)处；所述第八晶体管(M8)和所述第四晶体管(M4)串接形成的节点(E)作为所述超低压模拟乘法器电路的输出端。

3.根据权利要求1所述的电路，其特征在于，所述延时单元包括第一电阻(R₁)、第二电阻(R₂)、第一电容(C₁)及运算放大器(COM)；其中，

所述第一电阻(R₁)的两端分别电连接至所述延时单元的输入端(V_i)及所述运算放大器(COM)的反相输入端(V_n)；所述第二电阻(R₂)的两端分别电连接至所述运算放大器(COM)的同相输入端(V_P)及接地端(Gnd)；

所述运算放大器(COM)的输出端作为所述延时单元的输出端(V_o)，且所述第一电容(C₁)的两端分别电连接至所述运算放大器(COM)的反相输入端(V_n)和输出端(V_o)。

4.根据权利要求3所述的电路，其特征在于，所述运算放大器(COM)包括第十五晶体管(M15)、第十六晶体管(M16)、第十七晶体管(M17)、第十八晶体管(M18)、第十九晶体管(M19)及第二十晶体管(M20)；其中，

所述第十五晶体管(M15)及所述第十七晶体管(M17)依次串接于电源端(Vdd)与所述运算放大器(COM)的同相输入端(V_P)之间；所述第十六晶体管(M16)及所述第十八晶体管(M18)依次串接于电源端(Vdd)与所述运算放大器(COM)的反相输入端(V_n)之间；所述第十九晶体管(M19)及所述第二十晶体管(M20)依次串接于电源端(Vdd)与接地端(Gnd)之间；

所述第十五晶体管(M15)与所述第十六晶体管(M16)的控制端均电连接至所述第十五晶体管(M15)和所述第十七晶体管(M17)串接形成的节点(G)处，所述第十七晶体管(M17)与所述第十八晶体管(M18)的控制端均电连接至电源端(Vdd)，所述第十九晶体管(M19)的控制端电连接至接地端(Gnd)，所述第二十晶体管(M20)的控制端电连接至所述第十六晶体管(M16)和所述第十八晶体管(M18)串接形成的节点(H)处，所述第十九晶体管(M19)和所述第二十晶体管(M20)串接形成的节点(I)作为所述运算放大器(COM)的输出端(V_o)。

5.根据权利要求1所述的电路，其特征在于，所述第一比较器或所述第二比较器包括第十晶体管(M10)、第十一晶体管(M11)、第十二晶体管(M12)、第十三晶体管(M13)及第十四晶体管(M14)；其中，

所述第十晶体管(M10)及所述第十二晶体管(M12)依次串接于所述第一比较器或所述第二比较器的同相输入端(V_p1/V_p2)与接地端(Gnd)之间；

所述第十一晶体管(M11)及所述第十三晶体管(M13)依次串接于所述第一比较器或所述第二比较器的反相输入端(V_n1/V_n2)与接地端(Gnd)之间；

所述第十四晶体管(M14)串接于所述第一比较器或所述第二比较器的同相输入端(V_p1/V_p2)与反相输入端(V_n1/V_n2)之间且其控制端电连接至所述第十一晶体管(M11)和所述第十三晶体管(M13)串接形成的节点(K)处；

所述第十晶体管(M10)与所述第十一晶体管(M11)的控制端均电连接至所述第十晶体管(M10)和所述第十二晶体管(M12)串接形成的节点(J)处；

所述第十三晶体管(M13)与所述第十二晶体管(M12)的控制端均电连接至所述第一比较器或所述第二比较器的同相输入端(V_p1/V_p2)；

所述第十一晶体管(M11)和所述第十三晶体管(M13)串接形成的节点(K)作为所述第一比较器或所述第二比较器的输出端(V_o1/V_o2)。

6.根据权利要求1所述的电路，其特征在于，所述或门电路包括第二十一晶体管(M21)、第二十二晶体管(M22)、第二十三晶体管(M23)、第二十四晶体管(M24)、第二十五晶体管(M25)及第二十六晶体管(M26)；其中，

所述第二十一晶体管(M21)、所述第二十二晶体管(M22)及所述第二十四晶体管(M24)依次串接于电源端(Vdd)与接地端(Gnd)之间；

所述第二十五晶体管(M25)及所述第二十六晶体管(M26)依次串接于电源端(Vdd)与接地端(Gnd)之间；

所述第二十三晶体管(M23)电连接于所述第二十二晶体管(M22)和所述第二十四晶体管(M24)串接形成的节点(L)处与接地端(Gnd)之间；

所述第二十一晶体管(M21)与所述第二十四晶体管(M24)的控制端均电连接至所述或门电路的正相输入端(V_p)，所述第二十二晶体管(M22)与所述第二十三晶体管(M23)的控制端均电连接至所述或门电路的反相输入端(V_n)，所述第二十五晶体管(M25)与所述第二十六晶体管(M26)的控制端均电连接至所述第二十二晶体管(M22)与所述第二十四晶体管(M24)串接形成的节点(L)处，所述第二十五晶体管(M25)和所述第二十六晶体管(M26)串接形成的节点(M)作为所述或门电路的输出端(V_o)。

7.根据权利要求1所述的电路，其特征在于，所述第三比较器包括第二十七晶体管(M27)、第二十八晶体管(M28)、第二十九晶体管(M29)、第三十晶体管(M30)、第三十一晶体管(M31)及第三十二晶体管(M32)；其中，

所述第二十七晶体管(M27)与所述第二十九晶体管(M29)，所述第二十八晶体管(M28)与所述第三十晶体管(M30)，所述第三十一晶体管(M31)与所述第三十二晶体管(M32)分别依次串接于电源端(Vdd)与接地端(Gnd)之间；

所述第二十七晶体管(M27)与所述第二十八晶体管(M28)的控制端均电连接至所述第二十七晶体管(M27)和所述第二十九晶体管(M29)串接形成的节点(N)处，所述第二十九晶体管(M29)、所述第三十晶体管(M30)及所述第三十二晶体管(M32)的控制端均电连接至电源端(Vdd)，所述第三十一晶体管(M31)的控制端电连接至所述第二十八晶体管(M28)和所述第三十晶体管(M30)串接形成的节点(O)处；

所述第二十九晶体管(M29)与所述第三十晶体管(M30)的衬底端分别作为所述第三比较器的同相输入端(V_p3)与反相输入端(V_n3)，所述第三十一晶体管(M31)和所述第三十二晶体管(M32)串接形成的节点(P)作为所述第三比较器的输出端(V_o3)。

8.根据权利要求1所述的电路，其特征在于，所述第四比较器包括第三十三晶体管(M33)、第三十四晶体管(M34)、第三十五晶体管(M35)、第三十六晶体管(M36)、第三十七晶体管(M37)及第三十八晶体管(M38)；其中，

所述第三十三晶体管(M33)与所述第三十五晶体管(M35)，所述第三十四晶体管(M34)与所述第三十六晶体管(M36)，所述第三十七晶体管(M37)与所述第三十八晶体管(M38)分别依次串接于电源端(Vdd)与接地端(Gnd)之间；

所述第三十三晶体管(M33)、所述第三十四晶体管(M34)及所述第三十七晶体管(M37)的控制端均电连接至接地端(Gnd)，所述第三十五晶体管(M35)与所述第三十六晶体管(M36)的控制端均电连接至所述第三十三晶体管(M33)和所述第三十五晶体管(M35)串接形成的节点(Q)处，所述第三十八晶体管(M38)的控制端电连接至所述第三十四晶体管(M34)和所述第三十六晶体管(M36)串接形成的节点(R)处；

所述第三十三晶体管(M33)与所述第三十四晶体管(M34)的衬底端分别作为所述第四比较器的同相输入端(V_p4)与反相输入端(V_n4)，所述第三十七晶体管(M37)和所述第三十八晶体管(M38)串接形成的节点(S)作为所述第四比较器的输出端(V_o4)。

9.根据权利要求1所述的电路，其特征在于，所述信号叠加模块包括第三电阻(R₃)、第四电阻(R₄)及第五电阻(R₅)；其中，

所述第三电阻(R₃)及所述第五电阻(R₅)依次串接于所述第二比较器的同相输入端(V_p2)与所述第一比较器的输出端(V_o1)之间，所述第四电阻(R₄)串接于所述或门电路的输出端(V_o)与所述第三电阻(R₃)和所述第五电阻(R₅)串接形成的节点(T)处之间。

10.一种能量获取电路，包括半波整流桥电路和Boost升压型转换器，其特征在于，所述Boost升压型转换器包括如权利要求1-9任一项所述的用于微能量获取的MPPT控制电路。