CN106356300B - 一种半导体器件及其制作方法和电子装置 - Google Patents
一种半导体器件及其制作方法和电子装置 Download PDFInfo
- Publication number
- CN106356300B CN106356300B CN201510418474.2A CN201510418474A CN106356300B CN 106356300 B CN106356300 B CN 106356300B CN 201510418474 A CN201510418474 A CN 201510418474A CN 106356300 B CN106356300 B CN 106356300B
- Authority
- CN
- China
- Prior art keywords
- grid
- mask layer
- layer
- bottom anti
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 82
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 35
- 239000010410 layer Substances 0.000 claims abstract description 176
- 238000000034 method Methods 0.000 claims abstract description 63
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 239000011248 coating agent Substances 0.000 claims abstract description 34
- 238000000576 coating method Methods 0.000 claims abstract description 34
- 230000008569 process Effects 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 26
- 239000011229 interlayer Substances 0.000 claims abstract description 24
- 238000000151 deposition Methods 0.000 claims abstract description 10
- 239000006117 anti-reflective coating Substances 0.000 claims description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 7
- 229920005591 polysilicon Polymers 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 30
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 24
- 238000005498 polishing Methods 0.000 abstract description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 20
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 10
- 238000004140 cleaning Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 10
- 239000001257 hydrogen Substances 0.000 description 10
- 229910052739 hydrogen Inorganic materials 0.000 description 10
- 239000012212 insulator Substances 0.000 description 10
- 229910052757 nitrogen Inorganic materials 0.000 description 10
- 239000002002 slurry Substances 0.000 description 9
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 8
- 235000012431 wafers Nutrition 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 239000007788 liquid Substances 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 2
- CBENFWSGALASAD-UHFFFAOYSA-N Ozone Chemical compound [O-][O+]=O CBENFWSGALASAD-UHFFFAOYSA-N 0.000 description 2
- 235000011114 ammonium hydroxide Nutrition 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000013067 intermediate product Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 238000007613 slurry method Methods 0.000 description 1
- 239000003826 tablet Substances 0.000 description 1
- 238000004627 transmission electron microscopy Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
提供一种半导体器件及其制作方法和电子装置，包括：提供包括半导体衬底以及位于半导体衬底上的第一栅极和第二栅极的前端器件，第一栅极的宽度大于第二栅极的宽度，第一栅极上形成有硬掩膜层；在第一栅极、第二栅极和半导体衬底上形成底部抗反射涂层；在底部抗反射涂层上形成暴露出第一栅极上方的底部抗反射涂层的光刻胶掩膜层；进行刻蚀工艺以去除第一栅极上方未被光刻胶掩膜层覆盖的底部抗反射涂层和第一栅极上方的硬掩膜层；去除底部抗反射涂层和光刻胶掩膜层；沉积层间介电层。根据本发明的方法，有效避免了较宽的栅极上的氮化硅的残留和碟形凹陷，抛光后层间介电层的表面平坦性好，提高了器件的性能和良率。
Description
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制作方法和电子装置。
背景技术
化学机械抛光(CMP)，是化学腐蚀作用和机械去除作用相结合的加工技术，主要用于半导体产业中硅片的平坦化。利用CMP进行表面平坦化的效果较利用传统的平坦化技术进行表面平坦化的效果有极大的改善，因而CMP在半导体产业中成为具有关键地位的平坦化技术。
目前，当半导体器件尺寸降到28nm或以下时，多晶硅栅极之间层间介电层(ILD)的制作方法多采用固定研磨(FA)CMP进行。在28nm尺度下，在沉积层间介电层之前，在晶片上的硬掩膜氮化硅的厚度显示出不同的大小，例如，在应力临近技术(SPT)之后，较宽的栅极区域上具有较厚的SiN残留厚度，用透射电镜(TEM)观察到的氮化硅厚度在0～400埃之间。这种差异并不能通过基于研磨浆料的ILDCMP解决。采用固定研磨CMP进行ILDCMP时，由于研磨固定并且不产生研磨垫形变，因此能带来良好的氮化硅负载和碟形凹陷性能。然而，随着FA网停止生产，ILDCMP不得不采用基于研磨浆料的ILDCMP。但是，在28nm的尺度下采用研磨浆料进行ILDCMP时，会出现氮化硅残留、层间介电层表面碟形凹陷和平坦性差等问题，而这会造成制得的半导体器件的良率和性能的下降。
图1示出了利用FA方法和研磨浆料方法进行ILDCMP的比较。其中，直线表示在CMP平坦化期间某时刻的介质层，点画线表示利用FA方法进行ILDCMP的平坦化表面，直线表示利用研磨浆料方法进行ILDCMP的平坦化表面。从图中可以看出，在应力临近技术(SPT)之后，利用FA方法进行ILDCMP可以获得较少的氮化硅残留和较小的碟形凹陷，平坦性较好；而利用研磨浆料进行ILDCMP会出现较多的氮化硅残留和较大的碟形凹陷，较宽的栅极区域上具有较厚的SiN残留厚度，平坦性较差。
因此，有必要提出一种新的半导体器件的制作方法，以解决现有技术的不足。
发明内容
针对现有技术的不足，本发明提供一种半导体器件及其制作方法和电子装置。
根据本发明的一个方面，提供一种半导体器件的制造方法，该方法包括：
步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的第一栅极和第二栅极的前端器件，所述第一栅极的宽度大于所述第二栅极的宽度，所述第一栅极上形成有硬掩膜层；
步骤S102：在所述第一栅极、所述第二栅极和所述半导体衬底上形成底部抗反射涂层；
步骤S103：在所述底部抗反射涂层上形成暴露出所述第一栅极上方的底部抗反射涂层的光刻胶掩膜层；
步骤S104：进行刻蚀工艺以去除所述第一栅极上方未被所述光刻胶掩膜层覆盖的底部抗反射涂层和所述第一栅极上方的所述硬掩膜层；
步骤S105：去除所述底部抗反射涂层和所述光刻胶掩膜层；
步骤S106：沉积层间介电层。
可选地，所述多个栅极的材料为多晶硅。
可选地，所述多个栅极的高度相等。
可选地，所述层间介电层为氧化物层。
可选地，在步骤S103中，形成所述光刻胶掩膜层的方法包括：形成覆盖所述底部抗反射涂层的光刻胶，对所述光刻胶进行曝光、显影处理。
可选地，所述硬掩膜层上方的底部抗反射涂层未被光刻胶掩膜层覆盖的部分的宽度小于所述硬掩膜层的宽度。
可选地，在步骤S105和步骤S106之间还包括如下步骤：执行应力临近技术步骤，同时去除硬掩膜层的残余部分。
可选地，所述硬掩膜层上方的底部抗反射涂层未被光刻胶掩膜层覆盖的部分的宽度大于所述硬掩膜层的宽度。
可选地，在步骤S101和步骤S102之间还包括如下步骤：在所述第一栅极、所述第二栅极和所述半导体衬底上形成刻蚀停止层。
可选地，所述刻蚀停止层为接触孔刻蚀停止层。
可选地，步骤S104中的刻蚀停止于所述第二栅极上方的刻蚀停止层表面的高度。
根据本发明的另一方面，提供一种根据上述方法制得的半导体器件。
根据本发明的另一方面，提供一种包括上述半导体器件的电子装置。
本发明的半导体器件的制造方法，通过在进行ILDCMP之前，在栅极上方形成底部抗反射涂层和光刻胶掩膜层以对较宽的栅极上的硬掩膜氮化硅负载进行刻蚀，因而有效避免了较宽的栅极上硬掩膜氮化硅的残留和碟形凹陷，使得抛光后层间介电层的表面平坦性好，从而提高了器件的性能和良率。本发明的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为利用FA方法和研磨浆料方法进行ILDCMP的比较示意图；
图2A至2F为根据本发明一个实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图3A至3F为根据本发明另一个实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；
图4为根据本发明实施例的半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
本发明的实施例提供了一种半导体器件的制造方法。下面，参照图2A至图2F、图3A至图3F以及图4来描述本发明实施例的半导体器件的制造方法的详细步骤。其中，图2A至2F为根据本发明一个实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图3A至3F为根据本发明另一个实施例的半导体器件的制造方法的相关步骤形成的结构的剖视图；图4为根据本发明实施例的半导体器件的制造方法的示意性流程图。
根据本发明的一个实施例的半导体器件的制造方法，包括如下步骤。
步骤A1：提供包括半导体衬底200以及位于半导体衬底200上的第一栅极201和第二栅极202的前端器件，第一栅极201的宽度大于第二栅极202的宽度，第一栅极201上形成有氮化硅硬掩膜层203，如图2A所示。
在本实施例中，前端器件是指已经在半导体衬底上形成一定组件但尚未最终完成整个半导体器件的制造的器件。当然，前端器件的具体结构并不以图2A为限，还可以包括其他组件。
半导体衬底200可以为单晶硅衬底、绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)衬底、绝缘体上层叠锗化硅(S-SiGeOI)衬底、绝缘体上锗化硅(SiGeOI)衬底以及绝缘体上锗(GeOI)衬底中的至少一种。第一栅极201和第二栅极202的材料可以为多晶硅，多晶硅的形成方法可以选用低压化学气相沉积(LPCVD)工艺。示例性地，第一栅极201的高度等于第二栅极202的高度。虽然图2A示出的第一栅极201和第二栅极202的个数均为1个，但实际上，第一栅极201、第二栅极202的个数并不以此为限，可以根据实际需要进行设定。
步骤A2：在第一栅极201、第二栅极202和所述半导体衬底200上形成底部抗反射涂层205，如图2B所示。
示例性地，形成覆盖第一栅极201、第二栅极202和半导体衬底200的底部抗反射涂层205。底部抗反射涂层205是将抗反射涂层涂覆在光刻胶的底部来减少底部光的反射的图层。底部抗反射涂层205可以为有机抗反射涂层，通过在硅片表面旋涂而形成，其依靠有机层直接接收掉入射光线；底部抗反射涂层205也可以为无机抗反射涂层，通过在硅片表面利用等离子增强化学气相沉积而形成，其通过特定波长相位相消而起作用，在此不再赘述。
步骤A3：在底部抗反射涂层205上形成暴露出第一氮化硅硬掩膜层203上方的底部抗反射涂层的一部分的光刻胶掩膜层206，如图2C所示。
形成的光刻胶掩膜层206覆盖半导体衬底200上除氮化硅硬掩膜层203上方的底部抗反射涂层之外的其他区域。氮化硅硬掩膜层203上方的底部抗反射涂层未被光刻胶掩膜层206覆盖的部分的宽度小于氮化硅硬掩膜层203的宽度，这样，在下述刻蚀步骤中，可以避免使得栅极受到损害。
示例性地，形成光刻胶掩膜层206的方法可以包括：形成覆盖底部抗反射涂层205的光刻胶，并对所述光刻胶进行曝光、显影处理。
步骤A4：进行刻蚀工艺以去除第一栅极201上方未被光刻胶掩膜层206覆盖的底部抗反射涂层205和氮化硅硬掩膜层203，如图2D所示。
示例性地，步骤A4包括如下步骤：
步骤A41：刻蚀底部抗反射涂层205，停止于氮化硅硬掩膜层203上方；
步骤A42：刻蚀氮化硅硬掩膜层203。
步骤A5：去除底部抗反射涂层205和光刻胶掩膜层206，如图2E所示。
示例性地，步骤A5包括如下步骤：
步骤A51：利用氢气(H2)和氮气(N2)的混合气体去除底部抗反射涂层205和光刻胶掩膜层206；
步骤A52：利用OZ和SC1进行湿法清洗过程。
在步骤A51中，采用包括氢气和氮气的混合气体去除底部抗反射涂层205和光刻胶掩膜层206可以在反应室中进行，其工艺条件可以按如下方案进行设置：压力(Pressure)为500Mt～2000Mt；功率(Power)为1000w～5000w；气体流速为500sccm～5000sccm。其中，氢气和氮气的体积比可以根据实际需要进行选择。示例性地，氢气和氮气的体积比可以2:1。此外，所采用的混合气体，除包括氢气和氮气外，还可以包括其他合适的气体。也可以采用氧气(O2)对底部抗反射涂层205和光刻胶掩膜层206进行去除。在本步骤中，对所采用的具体反应气体不进行限定。
在步骤A52中，采用OZ和SC1进行湿法清洗过程，以去除蚀刻和去除过程产生的残留物和杂质。所述湿法清洗过程采用的清洗液可以是氨水、双氧水和水的混合物(SC1)以及臭氧水(OZ)的组合。上述组合中的各个清洗液的浓度以及进行所述湿法清洗所需要的其它条件，例如温度和处理时间等，均可以选用本领域技术人员所熟习的浓度数值和实施条件，在此不再予以列举。
步骤A6：执行应力临近技术步骤，同时去除氮化硅硬掩膜层203的残余部分，如图2F所示。
由于第一栅极201上方的底部抗反射涂层未被光刻胶掩膜层206覆盖的部分的宽度小于氮化硅硬掩膜层203的宽度，所以在刻蚀步骤结束以后，氮化硅硬掩膜层203被其上方的光刻胶掩膜层206覆盖的部分还未被刻蚀掉。通过应力临近技术，沉积一层应力薄膜(薄膜的材料例如为氮化硅)，在去除该薄膜的时候，氮化硅硬掩膜层203残余的部分一同被去除。
步骤A7：沉积层间介电层207。
在第一栅极201、第二栅极202和所述半导体衬底200上沉积层间介电层。层间介电层207覆盖半导体衬底200并填充第一栅极201和第二栅极202之间的空隙。可选地，在沉积所述层间介电层之前还包括沉积形成接触孔蚀刻停止层的步骤。层间介电层207可为氧化物层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层207也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)，还可以是高深宽比工艺(HARP)层和正硅酸四乙酯(TEOS)层。
本实施例的半导体器件的制造方法，通过在进行ILDCMP之前，沉积底部抗反射涂层和光刻胶掩膜层，以对较宽的栅极上的氮化硅硬掩膜层进行刻蚀，因而有效地避免了较宽的栅极上的氮化硅的残留和碟形凹陷，使得抛光后层间介电层的表面平坦性好，从而提高了器件的性能和良率，并且本发明的方法在后续沉积接触孔刻蚀停止层时，适当地维持了CMP工艺窗口。
根据本发明的另一个实施例的半导体器件的制造方法，包括如下步骤。
步骤B1：提供包括半导体衬底300以及位于半导体衬底300上的第一栅极301和第二栅极302的前端器件，第一栅极301的宽度大于第二栅极302的宽度，第一栅极301上形成有氮化硅硬掩膜层303，如图3A所示。
在本实施例中，前端器件是指已经在半导体衬底上形成一定组件但尚未最终完成整个半导体器件的制造的器件。当然，前端器件的具体结构并不以图3A为限，还可以包括其他组件。
半导体衬底300可以为单晶硅衬底、绝缘体上硅(SOI)衬底、绝缘体上层叠硅(SSOI)衬底、绝缘体上层叠锗化硅(S-SiGeOI)衬底、绝缘体上锗化硅(SiGeOI)衬底以及绝缘体上锗(GeOI)衬底中的至少一种。第一栅极301和第二栅极302的材料可以为多晶硅，多晶硅的形成方法可以选用低压化学气相沉积(LPCVD)工艺。示例性地，第一栅极301的高度等于第二栅极302的高度。虽然图3A示出的第一栅极301和第二栅极302的个数均为1个，但实际上，第一栅极301、第二栅极302的个数并不以此为限，可以根据实际需要进行设定。
步骤B2：在第一栅极301、第二栅极302和半导体衬底300上形成刻蚀停止层304，如图3B所示。
示例性地，形成覆盖第一栅极301、第二栅极302和半导体衬底300的刻蚀停止层304，刻蚀停止层304例如为接触孔刻蚀停止层(CESL)，刻蚀停止层304的材料可以为氮化硅。刻蚀停止层304可以通过物理气相沉积、化学气相沉积等合适的沉积工艺或者其他氮化工艺形成，在此不再赘述。
步骤B3：在刻蚀停止层304上形成底部抗反射涂层305，如图3C所示。
示例性地，形成覆盖第一栅极301、第二栅极302和半导体衬底300的底部抗反射涂层305。底部抗反射涂层305是将抗反射涂层涂覆在光刻胶的底部来减少底部光的反射的图层。底部抗反射涂层305可以为有机抗反射涂层，通过在硅片表面旋涂而形成，其依靠有机层直接接收掉入射光线；底部抗反射涂层305也可以为无机抗反射涂层，通过在硅片表面利用等离子增强化学气相沉积而形成，其通过特定波长相位相消而起作用，在此不再赘述。
步骤B4：在底部抗反射涂层305上形成暴露出第一栅极301上方的底部抗反射涂层的光刻胶掩膜层306，如图3D所示。
形成的光刻胶掩膜层306覆盖半导体衬底300上除第一栅极301上方的底部抗反射涂层之外的其他区域。氮化硅硬掩膜层303上方的底部抗反射涂层未被光刻胶掩膜层306覆盖的部分的宽度大于氮化硅硬掩膜层303的宽度。
示例性地，形成光刻胶掩膜层306的方法可以包括：形成覆盖底部抗反射涂层305的光刻胶，并对所述光刻胶进行曝光、显影处理。
步骤B5：进行刻蚀以去除第一栅极301上方未被光刻胶掩膜层306覆盖的底部抗反射涂层305、刻蚀停止层304和氮化硅硬掩膜层303，停止于第二栅极302上方的刻蚀停止层表面的高度，如图3E所示。
示例性地，步骤B5包括如下步骤：
步骤B51：刻蚀第一栅极301上方的底部抗反射涂层305，停止于氮化硅掩膜层303表面的高度；
步骤B52：刻蚀第一栅极301上方的氮化硅掩膜层303，停止于第二栅极302上方的刻蚀停止层表面的高度。
步骤B6：去除底部抗反射涂层305和光刻胶掩膜层306，如图3F所示。
示例性地，步骤B6包括如下步骤：
步骤B61：利用氢气(H2)和氮气(N2)的混合气体去除底部抗反射涂层305和光刻胶掩膜层306；
步骤B62：利用OZ和SC1进行湿法清洗过程。
在步骤B61中，采用包括氢气和氮气的混合气体去除底部抗反射涂层305和光刻胶掩膜层306可以在反应室中进行，其工艺条件可以按如下方案进行设置：压力(Pressure)为500Mt～2000Mt；功率(Power)为1000w～5000w；气体流速为500sccm～5000sccm。其中，氢气和氮气的体积比可以根据实际需要进行选择。示例性地，氢气和氮气的体积比可以2:1。此外，所采用的混合气体，除包括氢气和氮气外，还可以包括其他合适的气体。也可以采用氧气(O2)对底部抗反射涂层305和光刻胶掩膜层306进行去除。在本步骤中，对所采用的具体反应气体不进行限定。
在步骤B62中，采用OZ和SC1进行湿法清洗过程，以去除蚀刻过程产生的残留物和杂质。所述湿法清洗过程采用的清洗液可以是氨水、双氧水和水的混合物(SC1)以及臭氧水(OZ)的组合。上述组合中的各个清洗液的浓度以及进行所述湿法清洗所需要的其它条件，例如温度和处理时间等，均可以选用本领域技术人员所熟习的浓度数值和实施条件，在此不再予以列举。
步骤B7：沉积层间介电层307。
在第一栅极301、第二栅极302和所述半导体衬底300上沉积层间介电层307。层间介电层307覆盖半导体衬底300并填充第一栅极301和第二栅极302之间的空隙。可选地，在沉积所述层间介电层之前还包括沉积形成接触孔蚀刻停止层的步骤。层间介电层307可为氧化物层，包括利用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的材料层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层307也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)，还可以是高深宽比工艺(HARP)层和正硅酸四乙酯(TEOS)层。
本实施例的半导体器件的制造方法，通过在进行ILDCMP之前，沉积刻蚀停止层、底部抗反射涂层和光刻胶掩膜层，以对较宽的栅极上的氮化硅硬掩膜层进行刻蚀，因而有效地避免了较宽的栅极上的氮化硅的残留和碟形凹陷，使得抛光后层间介电层的表面平坦性好，从而提高了器件的性能和良率，并且本发明的方法没有造成任何损害而且有足够的刻蚀窗口。
根据实验结果，去除了氮化硅硬掩膜负载之后，采用研磨浆料进行ILDCMP时，碟形凹陷和平坦化性能都比采用固定研磨ILDCMP的结果好。下表显示了当层间介质层为高深宽比工艺(HARP)层和正硅酸四乙酯(TEOS)层时，采用固定研磨ILDCMP、基于研磨浆料的ILDCMP(有氮化硅硬掩膜)以及根据本发明的基于研磨浆料的ILDCMP(无氮化硅硬掩膜)的结果的比较。
图4示出了本发明实施例提供的一种半导体器件的制造方法的示意性流程图，用于简要示出该制造方法的典型流程。
步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的第一栅极和第二栅极的前端器件，所述第一栅极的宽度大于所述第二栅极的宽度，所述第一栅极上形成有硬掩膜层；
步骤S102：在所述第一栅极、所述第二栅极和所述半导体衬底上形成底部抗反射涂层；
步骤S103：在所述底部抗反射涂层上形成暴露出所述第一栅极上方的底部抗反射涂层的光刻胶掩膜层；
步骤S104：进行刻蚀工艺以去除所述第一栅极上方未被所述光刻胶掩膜层覆盖的底部抗反射涂层和所述第一栅极上方的所述硬掩膜层；
步骤S105：去除所述底部抗反射涂层和所述光刻胶掩膜层；
步骤S106：沉积层间介电层。
本发明的实施例提供一种半导体器件，其采用上述实施例所述的半导体器件的制造方法制得。
通过本发明实施例所述方法制备得到的半导体器件，在栅极上方无硬掩膜氮化硅残留，层间介电层的表面平坦性好，无碟形凹陷问题的出现，因此具有优异的性能和良率。
本发明的实施例提供一种电子装置，其包括电子组件以及与该电子组件电连接的半导体器件。其中，所述半导体器件为上述半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括该半导体器件的中间产品。其中，该电子组件可以为任何可行的组件，在此并不进行限定。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (9)
1.一种半导体器件的制造方法，所述方法包括：
步骤S101：提供包括半导体衬底以及位于所述半导体衬底上的第一栅极和第二栅极的前端器件，所述第一栅极的宽度大于所述第二栅极的宽度，所述第一栅极上形成有硬掩膜层；
步骤S102：在所述第一栅极、所述第二栅极和所述半导体衬底上形成底部抗反射涂层；
步骤S103：在所述底部抗反射涂层上形成暴露出所述第一栅极上方的底部抗反射涂层的光刻胶掩膜层；
步骤S104：进行刻蚀工艺以去除所述第一栅极上方未被所述光刻胶掩膜层覆盖的底部抗反射涂层和所述第一栅极上方的所述硬掩膜层；
步骤S105：去除所述底部抗反射涂层和所述光刻胶掩膜层；
步骤S106：沉积层间介电层；
步骤S107：执行CMP工艺，以平坦化所述层间介电层；其中，
当所述步骤S103中的所述光刻胶掩膜层暴露的所述底部抗反射涂层的尺寸小于所述硬掩膜层的尺寸时，在执行步骤S105之后、执行所述步骤S106之前还执行应力临近技术步骤，去除硬掩膜层的残余部分；
当所述步骤S103中的所述光刻胶掩膜层暴露的所述底部抗反射涂层的尺寸大于所述硬掩膜层的尺寸时，在步骤S101和步骤S102之间还包括如下步骤：在所述第一栅极、所述第二栅极和所述半导体衬底上形成刻蚀停止层。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一栅极和所述第二栅极的材料为多晶硅。
3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一栅极和所述第二栅极的高度相等。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述层间介电层为氧化物层。
5.如权利要求1所述的半导体器件的制造方法，其特征在于，在步骤S103中，形成所述光刻胶掩膜层的方法包括：形成覆盖所述底部抗反射涂层的光刻胶，对所述光刻胶进行曝光、显影处理。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述刻蚀停止层为接触孔刻蚀停止层。
7.如权利要求6所述的半导体器件的制造方法，其特征在于，步骤S104中的刻蚀停止于所述第二栅极上方的刻蚀停止层表面的高度。
8.一种根据权利要求1-7之一所述的方法制得的半导体器件。
9.一种电子装置，包括根据权利要求8所述的半导体器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510418474.2A CN106356300B (zh) | 2015-07-16 | 2015-07-16 | 一种半导体器件及其制作方法和电子装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510418474.2A CN106356300B (zh) | 2015-07-16 | 2015-07-16 | 一种半导体器件及其制作方法和电子装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106356300A CN106356300A (zh) | 2017-01-25 |
| CN106356300B true CN106356300B (zh) | 2019-12-17 |
Family
ID=57842644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510418474.2A Active CN106356300B (zh) | 2015-07-16 | 2015-07-16 | 一种半导体器件及其制作方法和电子装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106356300B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924220B1 (en) * | 2001-08-03 | 2005-08-02 | Advanced Micro Devices, Inc. | Self-aligned gate formation using polysilicon polish with peripheral protective layer |
| CN100373593C (zh) * | 2004-07-12 | 2008-03-05 | 海力士半导体有限公司 | 快闪存储器件的制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010096346A (ko) * | 2000-04-18 | 2001-11-07 | 박종섭 | 버퍼산화막을 이용한 반도체소자 평탄화방법 |
| KR100414731B1 (ko) * | 2001-06-30 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자의 콘택플러그 형성방법 |
-
2015
- 2015-07-16 CN CN201510418474.2A patent/CN106356300B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6924220B1 (en) * | 2001-08-03 | 2005-08-02 | Advanced Micro Devices, Inc. | Self-aligned gate formation using polysilicon polish with peripheral protective layer |
| CN100373593C (zh) * | 2004-07-12 | 2008-03-05 | 海力士半导体有限公司 | 快闪存储器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106356300A (zh) | 2017-01-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI625822B (zh) | 半導體裝置及其形成方法 | |
| CN106571294B (zh) | 一种半导体器件的制造方法 | |
| US20160218012A1 (en) | Method of forming fine pattern, method of manufacturing semiconductor device, substrate processing apparatus and recording medium | |
| US20090140418A1 (en) | Method for integrating porous low-k dielectric layers | |
| US20120080755A1 (en) | Methods for Forming Gates in Gate-Last Processes and Gate Areas formed by the Same | |
| US9490175B2 (en) | Chemical mechanical polishing method for first interlayer dielectric layer | |
| US9548212B2 (en) | Semiconductor devices and fabrication method thereof | |
| US20080020582A1 (en) | Method of forming an opening in a semiconductor device and method of manufacturing a semiconductor device using the same | |
| CN106356295B (zh) | 一种层间介电层的化学机械抛光方法及其器件和电子装置 | |
| US20080305609A1 (en) | Method for forming a seamless shallow trench isolation | |
| WO1999046081A1 (en) | Multi-step chemical mechanical polishing process and device | |
| CN106898575B (zh) | 一种半导体器件及其制造方法、电子装置 | |
| US20080261402A1 (en) | Method of removing insulating layer on substrate | |
| US6436829B1 (en) | Two phase chemical/mechanical polishing process for tungsten layers | |
| CN106356300B (zh) | 一种半导体器件及其制作方法和电子装置 | |
| CN109285773B (zh) | 半导体器件的制造方法 | |
| US8084364B2 (en) | Method of fabricating semiconductor device | |
| TWI713115B (zh) | 平坦化方法以及製造半導體結構的方法 | |
| US6514821B1 (en) | Method for planarizing dielectric layer of flash memory | |
| KR20080076712A (ko) | 기체 연마 방법, 반도체장치 및 그 제조 방법 | |
| US20060088976A1 (en) | Methods and compositions for chemical mechanical polishing substrates | |
| CN111599677B (zh) | 半导体结构及其形成方法 | |
| US11915933B2 (en) | Manufacturing method of semiconductor structure | |
| US20240030180A1 (en) | Wafer bonding method and semiconductor structure obtained by the same | |
| CN110491836B (zh) | 一种半导体器件及其制造方法、电子装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |