CN106353619B - 芯片防伪电路 - Google Patents

芯片防伪电路 Download PDF

Info

Publication number
CN106353619B
CN106353619B CN201610825580.7A CN201610825580A CN106353619B CN 106353619 B CN106353619 B CN 106353619B CN 201610825580 A CN201610825580 A CN 201610825580A CN 106353619 B CN106353619 B CN 106353619B
Authority
CN
China
Prior art keywords
input terminal
output end
oxide
comparator
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201610825580.7A
Other languages
English (en)
Other versions
CN106353619A (zh
Inventor
谢小东
易希
李平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201610825580.7A priority Critical patent/CN106353619B/zh
Publication of CN106353619A publication Critical patent/CN106353619A/zh
Application granted granted Critical
Publication of CN106353619B publication Critical patent/CN106353619B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

芯片防伪电路，涉及电子技术。本发明包括下述部分：第一校验单元，其测试电压输入端连接第一MOS管的输入端，第一检测信号输入端通过第一电荷敏感前置放大器接第一比较器的一个输入端，第一比较器的另一个输入端接参考阈值电压输入，第一比较器的输出端作为第一校验单元的输出端接仲裁器的一个输入端；第二校验单元，其测试电压输入端连接第二MOS管的输入端，第二MOS管的输出端作为测试电压的第二输出端，第二检测信号输入端通过第二电荷敏感前置放大器接第二比较器的一个输入端，第二比较器的另一个输入端接参考阈值电压输入；仲裁器的输出端为芯片防伪电路的输出端。本发明具有良好的防伪效果。

Description

芯片防伪电路
技术领域
本发明涉及电子技术。
背景技术
随着现代社会信息化程度的不断提高，信息安全也越来越受到人们的重视。与此同时，伴随着集成电路技术的不断发展，密码芯片作为保障信息安全的一种重要手段已经应用到有关国计民生的各个方面。密码芯片因能保护一些机密信息不被窃取而变得越来越重要，但其安全性受到的挑战也越来越多。
近年来，在各种加密算法和加密技术不断发展的同时，各种针对密码芯片的攻击方法和措施也层出不穷。但总的来说可以分为两大类：非侵入式攻击和侵入式攻击。非侵入式攻击是指在不破坏芯片的情况下，通过测试芯片工作时的旁路信息并通过一些数学的统计分析得到密钥等机密信息，比较常见的有功耗分析技术、电磁分析技术等；而侵入式攻击则是指通过解剖、拍照等逆向分析手段来获取芯片的版图和电路设计，从而获得所需信息，这种攻击方式会破坏芯片的完整性。
侵入式攻击由于能获得更完整的芯片信息，因此防止侵入式攻击的芯片加密技术越来越受到重视。常见的方法是在芯片中设置一定的措施，即使芯片被窃取，攻击者也无法通过侵入式攻击的方式获取里面的机密信息。比较常见的物理防护方法包括芯片的钝化层采用易受强酸腐蚀的材料、打乱芯片内部一些模块的排序、在芯片中设置金属的防护层等，但是这些方法都不太理想，主要都是利用纯粹的物理或化学手段来保护芯片的安全。而物理不可克隆函数(physical unclonable function，PUF)的提出为保护密码芯片的物理安全提供了一种新的有效方法。
PUF最早于2001年由Pappu提出，他使用一个透明的晶圆作为物理单向函数，以激光束作为激励，把由干涉条纹得到的一组固定长度的比特值作为响应，通过改变激光束的波长和发射角得到不同的激励响应对。
PUF具有以下特点：
1.PUF基于芯片中的物理***在生产过程中所产生的差别，该差别无法在生产时予以控制；
2.给PUF一个激励，就能得到一个响应，不同的激励能够得出不同的响应，并且响应不能通过激励预测，具有随机性；
3.不同芯片中相同结构的PUF，对于相同的激励，可得到不同的响应；
4.解剖芯片时，PUF也会同时遭到破坏，即使攻击者得到了PUF的结构，并复制到另外的芯片中，对于同一激励也得不到相同的响应。
基于上述特点，PUF在信息安全领域具有良好的发展前景。
目前，比较有代表性的有光学PUF、硅PUF以及基于涂层的PUF等，并且PUF在FPGA中IP核的保护方面已经有了更深入的应用。
发明内容
本发明所要解决的技术问题是，提供一种芯片防伪电路，利用生产环节中的随机性因素实现良好的防伪效果。
本发明解决所述技术问题采用的技术方案是，芯片防伪电路，其特征在于，包括下述部分：
第一校验单元，其测试电压输入端连接第一MOS管的输入端，第一MOS管的输出端A1作为测试电压的第一输出端，第一检测信号输入端A2通过第一电荷敏感前置放大器接第一比较器的一个输入端，第一比较器的另一个输入端接参考阈值电压输入，第一比较器的输出端作为第一校验单元的输出端接仲裁器的一个输入端，第一比较器的输出端还通过第一缓冲器接第一MOS管的控制端；
第二校验单元，其测试电压输入端连接第二MOS管的输入端，第二MOS管的输出端B1作为测试电压的第二输出端，第二检测信号输入端B2通过第二电荷敏感前置放大器接第二比较器的一个输入端，第二比较器的另一个输入端接参考阈值电压输入，第二比较器的输出端作为第二校验单元的输出端接仲裁器的第二个输入端，第二比较器的输出端还通过第二缓冲器接第二MOS管的控制端；
仲裁器的输出端为芯片防伪电路的输出端。
所述第一电荷敏感前置放大器包括第一运放、第一输入电容和第一反馈电容，第一运放的一个输入端作为第一电荷敏感前置放大器的输入端通过第一输入电容接地，还通过第一反馈电容接第一运放的输出端，第一运放的输出端为第一电荷敏感前置放大器的输出端；
所述第二电荷敏感前置放大器包括第二运放、第二输入电容和第二反馈电容，第二运放的一个输入端作为第二电荷敏感前置放大器的输入端通过第二输入电容接地，还通过第二反馈电容接第二运放的输出端，第二运放的输出端为第二电荷敏感前置放大器的输出端。
所述第一MOS管和第二MOS管为PMOS管。
本发明具有下述特点：
1、PUF基于芯片中的物理***在生产过程中所产生的差别，该差别无法在生产时予以控制，因此本发明具有良好的防伪效果。
TDDB效应的本质是由于施加电应力的过程中，MOS管氧化层内产生并积聚了缺陷(陷阱)的缘故。由于芯片在生产制造过程中工艺的差异，导致不同的芯片内部MOS管氧化层内的缺陷(陷阱)不同，并且该差别无法在生产中予以控制。
2、给PUF一个激励，就能得到一个响应，不同的激励能够得出不同的响应，并且响应不能通过激励预测，具有随机性。
TDDB效应的测试激励为电压和温度应力，响应则为电流。温度恒定时，一个电压激励对应一个大小范围稳定的漏电流(响应)，对于A,B氧化层而言，施加不同的电压激励会得到不同大小的漏电流(响应)，且漏电流转换放大的输出电压到达阈值电压的先后不可预测，即比较器输出两条路径的信号上升沿具有随机性，不可进行预测。
3、不同芯片中相同结构的PUF，对于相同的激励，可得到不同的响应。
不同芯片由于工艺差异，氧化层中的缺陷不同，因此在相同的应力电压下得到的漏电流不同，因此得到的放大电压增加到阈值电压的时间不同，即比较器输出高电平的时间不同，则最后仲裁器所得的响应不同。
本发明的PUF结构可内嵌入集成电路芯片中，通过芯片出厂时完成一次不同电压下的测试，将仲裁器的数据结果保存于数据库中，形成该芯片唯一的ID。验证时，只需再次进行测试，将所得数据与数据库中进行对比即可。
附图说明
图1是实施例的电路图。
图2是与本发明连接的芯片内的部分电路图。
图3是仲裁器的原理图(输出为0)。
图4是仲裁器的原理图(输出为1)。
具体实施方式
参见图1，本发明的电路包括：
第一校验单元，其测试电压输入端连接第一MOS管的输入端，第一MOS管的输出端A1作为测试电压的第一输出端，第一检测信号输入端A2通过第一电荷敏感前置放大器接第一比较器的一个输入端，第一比较器的另一个输入端接参考阈值电压输入，第一比较器的输出端作为第一校验单元的输出端接仲裁器的一个输入端，第一比较器的输出端还通过第一缓冲器接第一MOS管的控制端；
第二校验单元，其测试电压输入端连接第二MOS管的输入端，第二MOS管的输出端B1作为测试电压的第二输出端，第二检测信号输入端B2通过第二电荷敏感前置放大器接第二比较器的一个输入端，第二比较器的另一个输入端接参考阈值电压输入，第二比较器的输出端作为第二校验单元的输出端接仲裁器的第二个输入端，第二比较器的输出端还通过第二缓冲器接第二MOS管的控制端；
仲裁器的输出端为芯片防伪电路的输出端。
所述第一电荷敏感前置放大器包括第一运放、第一输入电容和第一反馈电容，第一运放的一个输入端作为第一电荷敏感前置放大器的输入端通过第一输入电容接地，还通过第一反馈电容接第一运放的输出端，第一运放的输出端为第一电荷敏感前置放大器的输出端；
所述第二电荷敏感前置放大器包括第二运放、第二输入电容和第二反馈电容，第二运放的一个输入端作为第二电荷敏感前置放大器的输入端通过第二输入电容接地，还通过第二反馈电容接第二运放的输出端，第二运放的输出端为第二电荷敏感前置放大器的输出端。
所述第一MOS管和第二MOS管为PMOS管。
更具体的说明如下：
TDDB(time dependent dielectric breakdown)效应，又叫经时击穿效应。是半导体可靠性研究中常见的效应之一，通过对MOS管的氧化介质层加以一定的电压，温度等应力，经过一段时间后，出现氧化膜击穿的现象。同时，伴随着氧化膜的击穿，会有突变的电流产生，本文所述结构主要利用TDDB效应出现之前的漏电流。
通过探针实验测试特定温度特定电压下10组数据可知，氧化层厚度、面积相同的MOS管，在一定的电压应力下，在氧化膜击穿之前的电流大小保持一个稳定的范围，表1所示测试温度为25度时漏电流的情况：
测试电压 氧化层漏电流最小值 氧化层漏电流最大值
3.5V 4.4pA 1.1nA
4V 1nA 2.5nA
4.5V 5.8nA 20nA
5V 33nA 80nA
可构建如图1所示的硅PUF结构。该PUF电路结构由三部分组成，分别是由输入电容Cr，运算放大器以及反馈电容Cf构成的电荷敏感前置放大器；由比较器，缓冲器，PMOS开关构成的逻辑控制电路；由仲裁器实现的仲裁输出电路。
本实施方式中，与本发明的电路连接的部分芯片电路(A、B部分)如图2，为芯片内的电阻和栅电容的串联。
关于电荷敏感前置放大器：
由于TDDB效应之前的漏电流大小在PA级或者NA级，一般的模拟放大电路捕捉不到如此精细的电流，因此选用核物理学中测试微弱电荷信号的低噪声、高增益的电荷敏感放大器对漏电流进行获取和放大处理。在满足运算放大器增益|K|>>1的情况下，输入输出满足如下关系：
Vout＝Cr·Vin/Cf
因此只要满足运算放大器的增益要求，同时设定合适的Cr，Cf即可实现微弱电流到电压的转化。
逻辑控制电路:
由电荷敏感前置放大器放大的输出信号幅度会随着时间不断增加(氧化层里的漏电流在逐步变大)，当该电压增大到比较器的阈值电压VT时，比较器输出信号翻转，由低电平转为高电平(1)输出，并且通过缓冲器作用于PMOS开关，将应力电压关闭，实现电路保护功能。同时比较器输出的高电平脉冲信号将会传递到下一级的仲裁器。
比较器高电平的脉冲宽度由缓冲器决定。阈值电压的确定由实验室测试的TDDB漏电流大小范围以及击穿时间数据共同确定，需保证氧化层A与B在击穿之前断开测试电压，完成仲裁器的判决。
参见图3、4，当上方路径信号上升沿先传到仲裁器，则输出0；反之则输出1。

Claims (3)

1.芯片防伪电路，其特征在于，包括下述部分：
第一校验单元，其测试电压输入端连接第一MOS管的输入端，第一MOS管的输出端A1作为测试电压的第一输出端，第一检测信号输入端A2通过第一电荷敏感前置放大器接第一比较器的一个输入端，第一比较器的另一个输入端接参考阈值电压输入，第一比较器的输出端作为第一校验单元的输出端接仲裁器的一个输入端，第一比较器的输出端还通过第一缓冲器接第一MOS管的控制端；
第二校验单元，其测试电压输入端连接第二MOS管的输入端，第二MOS管的输出端B1作为测试电压的第二输出端，第二检测信号输入端B2通过第二电荷敏感前置放大器接第二比较器的一个输入端，第二比较器的另一个输入端接参考阈值电压输入，第二比较器的输出端作为第二校验单元的输出端接仲裁器的第二个输入端，第二比较器的输出端还通过第二缓冲器接第二MOS管的控制端；
仲裁器的输出端为芯片防伪电路的输出端。
2.如权利要求1所述的芯片防伪电路，其特征在于，所述第一电荷敏感前置放大器包括第一运放、第一输入电容和第一反馈电容，第一运放的一个输入端作为第一电荷敏感前置放大器的输入端通过第一输入电容接地，还通过第一反馈电容接第一运放的输出端，第一运放的输出端为第一电荷敏感前置放大器的输出端；
所述第二电荷敏感前置放大器包括第二运放、第二输入电容和第二反馈电容，第二运放的一个输入端作为第二电荷敏感前置放大器的输入端通过第二输入电容接地，还通过第二反馈电容接第二运放的输出端，第二运放的输出端为第二电荷敏感前置放大器的输出端。
3.如权利要求1所述的芯片防伪电路，其特征在于，所述第一MOS管和第二MOS管为PMOS管。
CN201610825580.7A 2016-09-14 2016-09-14 芯片防伪电路 Expired - Fee Related CN106353619B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610825580.7A CN106353619B (zh) 2016-09-14 2016-09-14 芯片防伪电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610825580.7A CN106353619B (zh) 2016-09-14 2016-09-14 芯片防伪电路

Publications (2)

Publication Number Publication Date
CN106353619A CN106353619A (zh) 2017-01-25
CN106353619B true CN106353619B (zh) 2019-02-12

Family

ID=57859950

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610825580.7A Expired - Fee Related CN106353619B (zh) 2016-09-14 2016-09-14 芯片防伪电路

Country Status (1)

Country Link
CN (1) CN106353619B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110490286B (zh) * 2019-08-07 2021-04-13 杭州未名信科科技有限公司 物理不可复制功能标签产生电路及方法
CN111916400B (zh) * 2020-07-22 2023-06-27 湖北大学 基于衬底耦合容性puf的芯片防半侵入式攻击方法
CN113186600A (zh) * 2021-04-27 2021-07-30 上海大学 基于高通量钙钛矿微单晶阵列的全光子密码原语制备方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103336930A (zh) * 2013-05-28 2013-10-02 戴葵 一种新型的puf电路体系结构
CN104052604A (zh) * 2014-05-23 2014-09-17 戴葵 一种新型的防破解puf结构
CN204291000U (zh) * 2014-12-15 2015-04-22 天津大学 基于锁存型电压灵敏放大器puf的aes密钥产生结构
CN104782076A (zh) * 2012-10-19 2015-07-15 西门子公司 使用puf用于检验认证、尤其是用于防止对ic或控制设备的功能的未获得授权的访问
CN105245220A (zh) * 2015-09-25 2016-01-13 深圳大学 一种物理不可克隆芯片电路
CN105574442A (zh) * 2015-12-17 2016-05-11 清华大学 Puf电路及片上存储加密解密电路

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9640228B2 (en) * 2014-12-12 2017-05-02 Globalfoundries Inc. CMOS device with reading circuit

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104782076A (zh) * 2012-10-19 2015-07-15 西门子公司 使用puf用于检验认证、尤其是用于防止对ic或控制设备的功能的未获得授权的访问
CN103336930A (zh) * 2013-05-28 2013-10-02 戴葵 一种新型的puf电路体系结构
CN104052604A (zh) * 2014-05-23 2014-09-17 戴葵 一种新型的防破解puf结构
CN204291000U (zh) * 2014-12-15 2015-04-22 天津大学 基于锁存型电压灵敏放大器puf的aes密钥产生结构
CN105245220A (zh) * 2015-09-25 2016-01-13 深圳大学 一种物理不可克隆芯片电路
CN105574442A (zh) * 2015-12-17 2016-05-11 清华大学 Puf电路及片上存储加密解密电路

Also Published As

Publication number Publication date
CN106353619A (zh) 2017-01-25

Similar Documents

Publication Publication Date Title
Rad et al. A sensitivity analysis of power signal methods for detecting hardware Trojans under real process and environmental conditions
Shende et al. A side channel based power analysis technique for hardware trojan detection using statistical learning approach
Rad et al. Power supply signal calibration techniques for improving detection resolution to hardware Trojans
Jain et al. Survey of recent developments for hardware trojan detection
CN106353619B (zh) 芯片防伪电路
Zheng et al. CACI: Dynamic current analysis towards robust recycled chip identification
Li et al. A novel hardware Trojan detection based on BP neural network
CN103926522B (zh) 基于电压进行硬件木马检测和定位的方法和***
Wang et al. Hardware Trojan detection based on ELM neural network
JP2016212648A (ja) 電子装置、電子装置ネットワークユニット、電子装置ネットワーク及びチップ認証方式
Zhang et al. A SC PUF standard cell used for key generation and anti-invasive-attack protection
Yan et al. On-chip thermal profiling to detect malicious activity: System-level concepts and design of key building blocks
Fujimoto et al. Side-channel leakage on silicon substrate of CMOS cryptographic chip
Mingfu et al. Monte Carlo based test pattern generation for hardware Trojan detection
Ni et al. The influence on sensitivity of hardware trojans detection by test vector
CN110059504B (zh) 一种硬件木马检测方法及装置
Yao et al. Verification of power-based side-channel leakage through simulation
Yu et al. ResNet‐based Trojan detection methodology for protected ICs
Ye et al. An anti-trojans design approach based on activation probability analysis
Akter et al. Hardware security in the internet of things: A survey
Xue et al. Detecting hardware Trojan through time domain constrained estimator based unified subspace technique
Naveenkumar et al. Review on Hardware Trojan Detection Techniques
Rajendran et al. Sensitivity analysis of testability parameters for secure IC design
Sridhar et al. Countermeasure against side channel power attacks in cryptography devices
He et al. A Side-Channel Hardware Trojan Detection Method Based on Fuzzy C-Means Clustering and Fusion Distance Algorithms

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB03 Change of inventor or designer information

Inventor after: Xie Xiaodong

Inventor after: Yi Xi

Inventor after: Li Ping

Inventor before: Xie Xiaodong

Inventor before: Yi Xi

COR Change of bibliographic data
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20190212

Termination date: 20190914