CN106330179A - 时钟发生电路和方法以及使用其的半导体装置和电子*** - Google Patents
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Abstract
一种时钟发生电路可以包括：参考时钟发生器，被配置为在偏置码发生模式中产生成对的第一参考时钟；触发单元，被配置为从成对的第一参考时钟产生成对的第二参考时钟；脉冲检测器，被配置为基于成对的第二参考时钟之间的相位差来产生占空检测信号；校正码发生器，被配置为基于占空检测信号来产生参考校正码；以及偏置码发生器，被配置为基于参考校正码和预设参考码来产生偏置码。
Description
相关申请的交叉引用
本申请要求2015年7月3日提交给韩国知识产权局的第10-2015-0095306号的韩国申请的优先权，其通过全部引用如前所述的整体来合并于此。
技术领域
本发明构思的各种实施例总体涉及一种半导体集成电路器件，更具体地，涉及一种时钟发生电路和方法以及使用其的半导体装置和电子***。
背景技术
半导体装置同步于外部时钟来处理数据。
高速半导体装置使用延迟锁定环(DLL)来产生在其中外部时钟被延迟特定时间的内部时钟，以及控制来精确地在外部时钟的边沿处输出数据。
半导体装置可以产生多相位时钟信号，所述多相位时钟信号通过划分内部时钟而产生。半导体装置同步于多相位时钟信号而以高速精确地输出数据。因此，如果对高速操作的限制得到改善，则可以高速精确地输出数据。
划分的多相位内部时钟必须被恢复为具有原始周期的内部时钟，且恢复的时钟的占空可以受划分的多相位内部时钟的相位的影响。
发明内容
根据实施例，可以提供一种时钟发生电路。所述时钟发生电路可以包括：参考时钟发生器，被配置为在偏置码发生模式中产生成对的第一参考时钟；触发单元，被配置为从成对的第一参考时钟产生成对的第二参考时钟；脉冲检测器，被配置为基于成对的第二参考时钟之间的相位差来产生占空检测信号；校正码发生器，被配置为基于占空检测信号来产生参考校正码；以及偏置码发生器，被配置为基于参考校正码和预设参考码来产生偏置码。
根据实施例，可以提供一种半导体装置。所述半导体装置可以包括：时钟提供单元，被配置为从外部时钟信号产生多个校准时钟信号；以及数据输出单元，被配置为响应于所述多个校准时钟信号来处理数据。时钟提供单元可以包括：参考时钟发生器，被配置为在偏置码发生模式中产生成对的第一参考时钟；触发单元，被配置为从成对的第一参考时钟产生成对的第二参考时钟；脉冲检测器，被配置为基于成对的第二参考时钟之间的相位差来产生占空检测信号；校正码发生器，被配置为基于占空检测信号来产生参考校正码；以及偏置码发生器，被配置为基于参考校正码和预设参考码来产生偏置码。
根据实施例，可以提供一种产生时钟的方法。所述方法可以包括：在偏置码发生模式中基于第一参考时钟来产生偏置码；在相位校正码模式中通过基于偏置码补偿校正码来产生补偿校正码；以及基于补偿校正码来从多个时钟信号产生多个校准时钟信号。
根据实施例，可以提供一种产生时钟的方法。所述方法可以包括：在偏置码发生模式中产生成对的第一参考时钟；从成对的第一参考时钟产生成对的第二参考时钟；基于成对的第二参考时钟之间的相位差来产生占空检测信号；基于占空检测信号来产生参考校正码；以及基于参考校正码和预设参考码来产生偏置码。
根据实施例，可以提供一种时钟发生电路。所述时钟发生电路可以包括：相位校正器，被配置为接收多相位时钟信号并且在相位校正模式期间校正所述多相位时钟信号的相位。在对多相位时钟信号执行相位校正操作之前并且在相位校正模式之前，所述时钟发生电路可以估算存在于所述时钟发生电路之内的偏置，然后可以基于估算的偏置来产生偏置码以用于基于产生的偏置码来校正多相位时钟的相位。
附图说明
图1是图示根据实施例的时钟发生电路的示例代表的配置图。
图2是图示根据实施例的参考时钟发生器的示例代表的配置图。
图3是图示图2中所示的参考时钟发生器的操作的示例代表的时序图。
图4A至图4C是图示根据实施例的从触发单元产生的时钟信号的示例代表的波形图。
图5是图示根据实施例的脉冲检测器的示例代表的配置图。
图6A至图6C是图示根据实施例的校正码发生器的示例代表的配置图。
图7是图示根据实施例的偏置码发生器的示例代表的配置图。
图8是图示根据实施例的补偿器的示例代表的配置图。
图9图示根据实施例的差分信号发生器的示例代表的配置图。
图10是图示根据实施例的相位校正器的示例代表的配置图。
图11是图示根据实施例的在校正码发生器中产生的控制信号和储存信号的示例代表的时序图。
图12是图示根据实施例的时钟发生电路的示例代表的配置图。
图13是图示根据实施例的补偿器的示例代表的配置图。
图14是图示根据实施例的半导体装置的示例代表的配置图。
图15是图示根据实施例的电子***的示例代表的配置图。
具体实施方式
以下将参照附图来描述实施例的各种示例。在本文中参照剖视图来描述实施例的各种示例，所述剖视图是实施例(以及中间结构)的示例的示意图。照此，可以预期到由于例如制造技术和/或公差而导致的图示形状上的变化。因此，不应将实施例解释为局限于本文中所示的特定形状，而是可以包括由于例如制造导致的形状上的偏差。在附图中，为了清楚起见，可以对层和区域的长度和尺寸进行放大。附图中的相同的附图标记指代相同的元件。还要理解的是，当一层被称为在另一层或衬底“上”时，其可以是直接在所述另一层或衬底上，或者也可以存在中间层。还要注意的是，在本说明书中，“连接/耦接”不仅指一个组件直接耦接到另一个组件，还指通过中间组件耦接到另一个组件。此外，只要未明确提及，则单数形式可以包括复数形式，反之亦然。
图1是图示根据实施例的时钟发生电路的示例代表的配置图。
根据实施例的时钟发生电路10可以包括参考时钟发生器110、触发单元120、脉冲检测器130、校正码发生器140、偏置码发生器150、补偿器160、差分信号发生器170和相位校正器180。
在实施例中，在延迟锁定环(DLL)锁定之后、通过差分信号发生器170产生的多相位时钟信号ICLK、QCLK、ICLKB、QCLKB被校正之前，时钟发生电路10可以预先估算可能存在于该时钟发生电路10中的偏置。时钟发生电路10可以通过将基于估算的偏置的偏置码Offset code反映至在校正码发生器140中产生的校正码I-IB code、Q-QBcode和I-Q code来产生补偿校正码I-IB code_N、Q-QB code_N、I-Q code_N。时钟发生电路10可以基于补偿校正码I-IB code_N、Q-QB code_N、I-Q code_N来校准多相位时钟信号ICLK、QCLK、ICLKB和QCLKB的相位。
产生偏置码Offset code的操作可以指偏置码发生模式，而校准多相位时钟ICLK、QCLK、ICLKB和QCLKB的相位的操作可以指相位校正模式。
这里，偏置码发生模式中的触发单元120的输出信号RCLK和FCLK可以指第二上升参考时钟RCLK和第二下降参考时钟FCLK。相位校正模式中的触发单元120的输出信号RCLK和FCLK可以指上升时钟信号RCLK和下降时钟信号FCLK。这是为了划分偏置码发生模式的操作和相位校正模式的操作。对用于输出信号RCLK和FCLK的术语的划分是因为偏置码发生模式中的第二上升参考时钟RCLK和第二下降参考时钟FCLK与相位校正模式中的上升时钟信号RCLK和下降时钟信号FCLK基本上通过相同的路径形成。
首先，将描述偏置码发生模式。
在DLL锁定之后，参考时钟发生器110可以响应于内部时钟信号CK来产生具有精确的相位关系的成对的第一参考时钟Ref_RCLK和Ref_FCLK。该成对的第一参考时钟Ref_RCLK和Ref_FCLK可以包括第一上升参考时钟Ref_RCLK和第一下降参考时钟Ref_FCLK，并且可以经由相位校正器180而被提供至触发单元120。
经由相位校正器180将成对的第一参考时钟Ref_RCLK和Ref_FCLK提供至触发单元120要通过与要被实质上相位校正的多相位时钟信号ICLK、QCLK、ICLKB和QCLKB的传输路径相同的路径来传输在偏置码发生模式中使用的成对的第一参考时钟Ref_RCLK和Ref_FCLK。因此，成对的第一参考时钟Ref_RCLK和Ref_FCLK可以经由相位校正器180而通过与多相位时钟信号ICLK、QCLK、ICLKB和QCLKB至触发单元120的传输路径相同的路径而被传输至触发单元120。
触发单元120可以产生第二上升参考时钟RCLK，第二上升参考时钟RCLK同步于第一上升参考时钟Ref_RCLK的上升沿而上升，并且同步于第一下降参考时钟Ref_FCLK的上升沿而下降。触发单元120可以产生第二下降参考时钟FCLK，第二下降参考时钟FCLK同步于第一上升参考时钟Ref_RCLK的上升沿而下降并且同步于第一下降参考时钟Ref_FCLK的上升沿而上升。
第二参考时钟RCLK和FCLK可以被提供至脉冲检测器130，以及脉冲检测器130可以通过检测第二上升参考时钟RCLK与第二下降参考时钟FCLK之间的相位差来产生占空检测信号DCDOUT。在实施例中，当在相位校正器180和/或触发单元120或从相位校正器180至触发单元120的输出端子的路径中因延迟等而不存在偏置时，第二上升参考时钟RCLK和第二下降参考时钟FCLK可以具有相同的脉冲宽度。然而，当在相位校正器180和/或触发单元120或从相位校正器180至触发单元120的输出端子的路径中存在偏置时，第二上升参考时钟RCLK和第二下降参考时钟FCLK可以具有彼此不同的脉冲宽度。
校正码发生器140可以响应于占空检测信号DCDOUT来产生参考校正码CALcode。
偏置码发生器150可以基于预设参考码Start code和参考校正码CAL code来产生偏置码Offset code。
即，根据实施例的时钟发生电路10可以产生成对的第二参考时钟RCLK和FCLK，成对的第二参考时钟RCLK和FCLK与具有精确的相位关系的成对的第一参考时钟Ref_RCLK和Ref_FCLK同步。时钟发生电路10可以基于第二参考时钟RCLK和FCLK之间的占空比来产生参考校正码CAL code。可以将参考校正码CAL code与参考码Startcode进行比较，以及可以根据比较结果产生偏置码。
当在相位校正器180和/或触发单元120或从相位校正器180至触发单元120的输出端子的路径中不存在偏置时，可以产生与参考码Start code相同的参考校正码CAL code。当在相位校正器180和/或触发单元120或从相位校正器180至触发单元120的输出端子的路径中存在偏置时，可以产生与参考码Start code不同的参考校正码CAL code，以及参考校正码CAL code与参考码Start code之差可以被产生作为偏置码Offset code。
在产生偏置码Offset code之后，可以执行用于多相位时钟信号ICLK、QCLK、ICLKB和QCLKB的相位校正模式。
用于多相位时钟信号ICLK、QCLK、ICLKB和QCLKB的相位校正操作可以包括用于产生补偿第一校正码的操作、用于产生补偿第二校正码的操作以及用于产生补偿第三校正码的操作。
可以基于第一校正码I-IB code和偏置码Offset code来产生补偿第一校正码I-IBcode_N。可以在第一补偿校正码I-IB code_N被输出的同时来产生补偿第二校正码Q-QBcode_N，且可以基于第二校正码Q-QB code和偏置码Offset code来产生补偿第二校正码Q-QB code_N。可以在第二补偿校正码Q-QB code_N被输出的同时来产生补偿第三校正码I-Q code_N，且可以基于第三校正码I-Q code和偏置码Offset code来产生补偿第三校正码I-Q code_N。补偿第三校正码I-Q code_N可以被输出，且可以基于补偿第一校正码至补偿第三校正码I-IB code_N、Q-QB code_N和I-Q code_N来执行针对第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB的校准。
在实施例中，第一时钟信号ICLK可以被延迟预设时间，然后被产生作为第一校准时钟信号ICLKD。第二时钟信号ICLKB可以基于补偿第一校正码I-IB code_N而被延迟，然后被产生作为第二校准时钟信号ICLKBD。第三时钟信号QCLK可以基于补偿第三校正码I-Q code_N而被延迟，然后被产生作为第三校准时钟信号QCLKD。第四时钟信号QCLKB可以基于补偿第二校正码Q-QB code_N和补偿第三校正码I-Q code_N而被延迟，然后被产生作为第四校准时钟信号QCLKBD。
用于产生补偿第一校正码至补偿第三校正码I-IB code_N、Q-QB code_N和I-Qcode_N的操作可以实质上通过相同的方法来执行，以及以下将描述产生补偿第一校正码I-IB code_N的操作以及例如通过所述产生操作的针对第二时钟信号ICLKB的相位校正操作。
在DLL锁定之后，差分信号发生器170可以通过产生锁定的第一内部时钟ICLK_DLL与锁定的第二内部时钟QCLK_DLL的差分信号来产生第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB。
第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB可以被提供至相位校正器180。相位校正器180可以产生第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD。第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD可以被提供至触发单元120。
触发单元120可以通过触发第一校准时钟信号ICLKD和第二校准时钟信号ICLKBD来产生上升时钟信号RCLK和下降时钟信号FCLK。
脉冲检测器130可以基于上升时钟信号RCLK与下降时钟信号FCLK之间的占空比之差来输出占空检测信号DCDOUT。
校正码发生器140可以响应于占空检测信号DCDOUT来产生第一校正码I-IB code。
补偿器160可以通过将先前产生的偏置码Offset code反映至在校正码发生器140中产生的第一校正码I-IB code来产生补偿第一校正码I-IB code_N。
相位校正器180可以通过将第一时钟信号ICLK延迟特定时间来产生第一校准时钟信号ICLKD。相位校正器180可以通过基于补偿第一校正码I-IB code_N校正第二时钟信号ICLKB的相位来产生第二校准时钟信号ICLKBD。
用于产生补偿第二校正码Q-QB code_N和补偿第三校正码I-Q code_N的操作可以实质上通过相同的方法来执行。
即，可以通过利用偏置码Offset code补偿第二校正码Q-QB code来产生补偿第二校正码Q-QB code_N。因此，第四时钟信号QCLKB的相位可以被第一校正。
可以通过利用偏置码Offset code补偿第三校正码I-Q code来产生补偿第三校正码I-Q code_N。相应地，可以通过校正第三时钟信号QCLK的相位来产生第三校准时钟信号QCLKD。同时地，可以通过利用补偿第三校正码I-Q code_N来第二校正被第一校正了的第四时钟信号QCLKB的相位以产生第四校准时钟信号QCLKB。
在DLL锁定之后、对多相位时钟信号ICLK、ICLKB、QCLK和QCLKB执行相位校正之前，实施例的时钟发生电路10可以估算可能存在于时钟发生电路10中(例如，在相位校正器180中和/或触发单元120中或从相位校正器180至触发单元120的输出端子的路径中)的偏置，并基于估算的偏置来产生偏置码Offset code。
时钟发生电路10可以通过将偏置码Offset code反映至第一校正码至第三校正码I-IB code、Q-QB code和I-Q code来产生补偿第一校正码至补偿第三校正码I-IB code_N、Q-QB code_N和I-Q code_N。时钟发生电路10可以基于补偿第一校正码至补偿第三校正码I-IB code_N、Q-QB code_N和I-Q code_N来校准多相位时钟信号的相位。
图2是图示根据实施例的参考时钟发生器的示例代表的配置图，以及图3是图2中所示的参考时钟发生器的操作时序图的示例代表。
参考时钟发生器110可以被配置为产生具有精确的相位关系的第一上升参考时钟Ref_RCLK和第一下降参考时钟Ref_FCLK。
在实施例中，参考时钟发生器110可以包括上升参考时钟发生单元112和下降参考时钟发生单元118。
上升参考时钟发生单元112可以响应于内部时钟信号CK而通过将其输出节点的信号经由第一反相单元114输入至其输入节点来产生第一上升参考时钟Ref_RCLK。
下降参考时钟发生单元118可以响应于内部时钟信号CK而通过将上升参考时钟发生单元112的输出节点的信号经由第一反相单元114和第二反相单元116输入至其输入节点来产生第一下降参考时钟Ref_FCLK。
上升参考时钟发生单元112和下降参考时钟发生单元118可以被配置为具有相同的延迟量或基本上相同的延迟量。例如，上升参考时钟发生单元112和下降参考时钟发生单元118可以被配置为包括D触发器，但是这不局限于此。
从图3中可以看出，第一上升参考时钟Ref_RCLK和第一下降参考时钟Ref_FCLK可以响应于内部时钟信号CK来产生。第一上升参考时钟Ref_RCLK和第一下降参考时钟Ref_FCLK可以通过延迟上升参考时钟发生单元112和下降参考时钟发生单元118的延迟量tCQR来输出。第一上升参考时钟Ref_RCLK和第一下降参考时钟Ref_FCLK可以具有为内部时钟信号的一个周期(1＊tCK)的精确相位差。
图4A至图4C是图示从触发单元产生的时钟信号的示例代表的波形图。
在偏置码发生操作中，触发单元120可以从第一参考时钟Ref_RCLK和Ref_FCLK产生第二参考时钟RCLK和FCLK。在相位校正操作中，触发单元120可以接收第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD并且产生上升时钟信号RCLK和下降时钟信号FCLK。
在相位校正操作中，如图4A中所示，触发单元120可以从第一时钟信号ICLK和第二时钟信号ICLKB产生上升时钟信号RCLK和下降时钟信号FCLK。
如图4B中所示，触发单元120可以从第三时钟信号QCLK和第四时钟信号QCLKB产生上升时钟信号RCLK和下降时钟信号FCLK。
如图4C中所示，触发单元120可以从第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB产生上升时钟信号RCLK和下降时钟信号FCLK。
图5是图示根据实施例的脉冲检测器的示例代表的配置图。
对于在其中从触发单元120产生的上升时钟信号RCLK和下降时钟信号FCLK是逻辑低电平的时段，根据实施例的脉冲检测器130可以在信号储存单元C11和C13中累积电荷。对于在其中上升时钟信号RCLK和下降时钟信号FCLK是逻辑高电平的时段，脉冲检测器130可以通过放电操作来使信号储存节点OUTN和OUTP的电压电平下降。脉冲检测器130可以在信号储存节点OUTN与OUTP之间的电压差显著大时通过检测电压差来产生占空检测信号DCDOUT。
在实施例中，脉冲检测器130可以被配置为包括如图5中所示的放大器1301和比较器1303。
放大器1301可以包括被配置为响应于驱动信号EN来操作该放大器1301的第一开关元件P11和第四开关元件P14。
第二开关元件P12可以耦接在电源电压端子与第一信号储存节点OUTN之间，且根据施加至第二信号储存节点OUTP的电压电平来驱动。第三开关元件P13可以耦接在电源电压端子与第二信号储存节点OUTP之间，且响应于施加至第一信号储存节点OUTN的电压电平来驱动。
第一信号储存单元C11和第二信号储存单元C13可以由具有相同的电荷容量或基本上相同的电荷容量的电容器来配置。
第五开关元件N11可以耦接至第一信号储存节点OUTN且响应于上升时钟信号RCLK来驱动。第六开关元件N12可以耦接至第二信号储存节点OUTP且响应于下降时钟信号FCLK来驱动。
第七开关元件N13可以具有串联耦接至第五开关元件N11的一端且可以根据施加至第二信号储存节点OUTP的电势电平来驱动。第八开关元件N14可以具有串联耦接至第六开关元件N12的一端且可以根据施加至第一信号储存节点OUTN的电势电平来驱动。
根据驱动信号EN来驱动的第九开关元件N15和电流源IS可以耦接在第七开关元件N13的另一端和第八开关元件N14的另一端与接地端子之间。
因此，放大器1301可以通过驱动信号EN来驱动，以及对于在其中上升时钟信号RCLK和下降时钟信号FCLK是逻辑低电平的时段，在信号储存单元C11和C13中可以累积电荷。对于在其中上升时钟信号RCLK和下降时钟信号FCLK是逻辑高电平的时段，信号储存节点OUTN和OUTP的电压可以下降。因此，与上升时钟信号RCLK与下降时钟信号FCLK之间的脉冲宽度差相对应的电势电平可以被施加至第一信号储存节点OUTN和第二信号储存节点OUTP。
当第一信号储存节点OUTN与第二信号储存节点OUTP之间的电压电平差显著大时，比较器1303可以通过将第一信号储存节点OUTN的电压电平与第二信号储存节点OUTP的电压电平进行比较来输出占空检测信号DCDOUT。例如，比较器1303可以具有使用NAND门131和133的锁存结构，例如，SR锁存结构，但是比较器1303的结构不局限于此。
图6A至图6C是图示根据实施例的校正码发生器的示例代表的配置图。
图6A图示校正码发生器140的示例代表。校正码发生器140可以被配置为在偏置码发生操作中产生参考校正码CAL code以及在相位校正操作中产生第一校正码至第三校正码I-IB code、Q-QB code和I_Q code。
在实施例中，校正码发生器140可以包括例如但不限于逐次逼近寄存器(SAR)141，逐次逼近寄存器141被配置为通过接收占空检测信号DCDOUT来产生控制信号SARDONE，将占空检测信号DCDOUT转换为N位信号，以及输出转换后的N位信号(即，“N”)。
校正码发生器140还可以包括如图6B和6C中所示的储存信号发生单元147和选通信号发生单元149。
参照图6B，储存信号发生单元147可以响应于控制信号SARDONE来产生储存信号Store<0:3>。在实施例中，储存信号发生单元147可以包括串联耦接的多个延迟单元1471、1472、1473和1474，响应于控制信号SARDONE来驱动，以及使用电源电压信号作为输入信号。
控制信号SARDONE可以是在预定时段中产生的脉冲信号，以及可以被配置为在相位校正模式中产生。
第一储存信号至第四储存信号Store<0:3>可以从延迟单元1471、1472、1473和1474的输出端子输出。因此，第一储存信号至第四储存信号Store<0:3>可以在作为脉冲信号的控制信号SARDONE被输出时被顺序地使能。
参照图6C，选通信号发生单元149可以被配置为每当储存信号Store<0:3>被顺序地使能时产生选通信号RSTB_SAR。在实施例中，选通信号发生单元149可以包括第一反相延迟单元至第四反相延迟单元1491、1493、1495和1497和第一脉冲发生单元至第四脉冲发生单元1492、1494、1496和1498以及输出单元1499。
第一反相延迟单元1491可以反相延迟第一储存信号Store<0>。第一脉冲发生单元1492可以从第一储存信号Store<0>和反相延迟的第一储存信号产生第一选通脉冲。
第二反相延迟单元1493可以反相延迟第二储存信号Store<1>。第二脉冲发生单元1494可以从第二储存信号Store<1>和反相延迟的第二储存信号产生第二选通脉冲。
第三反相延迟单元1495可以反相延迟第三储存信号Store<2>。第三脉冲发生单元1496可以从第三储存信号Store<2>和反相延迟的第三储存信号产生第三选通脉冲。
第四反相延迟单元1497可以反相延迟第四储存信号Store<3>。第四脉冲发生单元1498可以从第四储存信号Store<3>和反相延迟的第四储存信号产生第四选通脉冲。
输出单元1499可以从第一选通脉冲至第四选通脉冲产生选通信号RSTB_SAR，所述第一选通脉冲至第四选通脉冲从第一脉冲发生单元至第四脉冲发生单元1492、1494、1496和1498产生。
重新参考图6A，校正码发生器140可以包括SAR 141、第一锁存器至第四锁存器143-1、143-2、143-3和143-4以及第一输出单元至第三输出单元145-1、145-2和145-3。SAR 141可以接收选通信号RSTB_SAR。
从SAR 141输出的N位信号可以被临时储存在第一锁存器至第四锁存器143-1、143-2、143-3和143-4中。
当储存信号Store<0:3>全部都被禁止时，第一锁存器143-1的N位输出信号可以被输出作为参考校正码CAL code。
第二储存信号Store<1>可以在其中第一储存信号Store<0>被使能的状态中经过预定时间之后被使能，以及第一输出单元145-1可以从储存在第一锁存器143-1中的N位信号和储存在第二锁存器143-2中的N位信号产生第一校正码I-IB code。
第三储存信号Store<2>可以在其中第一储存信号Store<0>和第二储存信号Store<1>被使能的状态中经过预定时间之后被使能，以及第二输出单元145-2可以从储存在第三锁存器143-3中的N位信号产生第二校正码Q-QB code。
第四储存信号Store<3>可以在其中第一储存信号Store<0>、第二储存信号Store<1>、第三储存信号Store<2>被使能的状态中经过预定时间之后被使能，以及第三输出单元145-3可以从储存在第四锁存器143-4中的N位信号产生第三校正码I-Q code。
在实施例中，第一输出单元145-1可以包括第一反相单元1451、第一比较单元1452和第二比较单元1453以及组合单元1454。第一反相单元1451可以被配置为将第一储存信号Store<0>反相。第一比较单元1452可以被配置为将第一锁存器143-1的输出信号与第一反相单元1451的输出信号进行比较。第二比较单元1453可以被配置为将第二锁存器143-2的输出信号与第一储存信号Store<0>进行比较。组合单元1454可以被配置为通过将第一比较单元1452的输出信号与第二比较单元1453的输出信号进行组合来产生第一校正码I-IB code。
在实施例中，第二输出单元145-2可以包括：第三比较单元1456，被配置为将第三锁存器143-3的输出信号与第二储存信号Store<1>进行比较；以及第二反相单元1457，被配置为通过将第三比较单元1456的输出信号反相来产生第二校正码Q-QB code。
在实施例中，第三输出单元145-3可以包括：第四比较单元1458，被配置将第四锁存器143-4的输出信号与第三储存信号Store<2>进行比较；以及第三反相单元1459，被配置为通过将第四比较单元1458的输出信号反相来产生第三校正码I-Q code。
因此，在储存信号Store<0:3>全部都被禁止的偏置码发生模式中，可以产生参考校正码CAL code，且可以执行偏置码发生操作。
在相位校正模式中，可以在第一储存信号Store<0>和第二储存信号Store<1>被顺序使能时产生第一校正码I-IB code，可以在第三储存信号Store<2>被使能时产生第二校正码Q-QB code，以及可以在第四储存信号Store<3>被使能时产生第三校正码I-Q code。
图7是图示根据实施例的偏置码发生器的示例代表的配置图。
参照图7，根据实施例的偏置码发生器150可以包括减法器151和输出单元153。
减法器151可以执行关于N位参考码Start code与N位参考校正码CAL code之差的操作。
输出单元153可以响应于第一储存信号Store<0>来输出减法器151的输出信号作为偏置码Offset code。
因此，在偏置码发生模式中，偏置码Offset code可以已经被储存在输出单元153中，以及可以不被输出直到时钟发生电路进入相位校正模式为止。当时钟发生电路10进入相位校正模式，然后第一储存信号Store<0>被使能时，偏置码Offset code可以从偏置码发生器150输出并且被提供至补偿器160。
图8是图示根据实施例的补偿器的示例代表的配置图。
根据实施例的补偿器160可以被配置为包括第一加法器至第三加法器161、163和165以及第一输出单元至第三输出单元162、164和166。
第一加法器161可以执行例如加法运算以将偏置码Offset code反映至第一校正码I-IB code。第一输出单元162可以响应于第二储存信号Store<1>来输出第一校正码I-IBcode和第一加法器161的输出信号中的一个作为补偿第一校正码I-IB code_N。
第二加法器163可以执行例如加法运算以将偏置码Offset code反映至第二校正码Q-QB code。第二输出单元164可以响应于第三储存信号Store<2>来输出第二校正码Q-QB code和第二加法器163的输出信号中的一个作为补偿第二校正码Q-QB code_N。
第三加法器165可以执行例如加法运算以将偏置码反映至第三校正码I-Q code。第三输出单元166可以响应于第四储存信号Store<3>来输出第三校正码I-Q code和第三加法器165的输出信号中的一个作为补偿第三校正码I-Q code_N。
因此，当第一储存信号Store<0>被使能时，偏置码Offset code可以从偏置码发生器150输出并且被提供至补偿器160。可以计算在其中偏置码Offset code通过第一加法器161而被反映至第一校正码I-IB code的补偿第一校正码I-IB code_N。
当第二储存信号Store<1>被使能时，从第一加法器161提供的补偿第一校正码I-IBcode_N可以通过第一输出单元162而被输出。同时，可以计算在其中偏置码Offset code通过第二加法器163而被反映至第二校正码Q-QB code的补偿第二校正码Q-QBcode_N。
当第三储存信号Store<2>被使能时，从第二加法器163提供的补偿第二校正码Q-QBcode_N可以通过第二输出单元164而被输出。同时，可以计算在其中偏置码Offset code通过第三加法器165而被反映至第三校正码I-Q code的补偿第三校正码I-Q code_N。
当第四储存信号Store<3>被使能时，从第三加法器165提供的补偿第三校正码I-Qcode_N可以通过第三输出单元166而被输出。
图9是图示根据实施例的差分信号发生器的示例代表的配置图。
根据实施例的差分信号发生器170可以在DLL锁定之后操作，且可以包括第一信号发生单元171、第二信号发生单元172、第三信号发生单元173和第四信号发生单元174。
第一信号发生单元171可以被配置为从锁定的第一内部时钟ICLK_DLL产生第一时钟信号ICLK。
第二信号发生单元172可以被配置为从锁定的第一内部时钟ICLK_DLL产生具有与第一时钟信号ICLK相反的相位的第二时钟信号ICLKB。
第三信号发生单元173可以被配置为从锁定的第二内部时钟QCLK_DLL产生第三时钟信号QCLK，所述锁定的第二内部时钟QCLK_DLL从锁定的第一内部时钟ICLK_DLL延迟了特定时间。
第四信号发生单元174可以被配置为从锁定的第二内部时钟QCLK_DLL产生具有与第三时钟信号QCLK相反的相位的第四时钟信号QCLKB。
在实施例中，第一信号发生单元至第四信号发生单元171、172、173和174可以被设计为具有相同的延迟时间或基本上相同的延迟时间。
偏置码Offset code可以通过以上描述的偏置码发生过程来产生，以及补偿第一校正码至补偿第三校正码I-IB code_N、Q-QB code_N和I-Q code_N可以通过将偏置码Offsetcode反映至第一校正码至第三校正码I-IB code、Q-QB code和I-Q code来产生。第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB可以从图9中所示的差分信号发生器170产生。相位校正器180可以通过基于补偿第一校正码至补偿第三校正码I-IBcode_N、Q-QB code_N和I-Q code_N校正第一时钟信号至第四时钟信号ILCK、ICLKB、QCLK和QCLKB的相位来产生第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD。
图10是图示根据实施例的相位校正器的示例代表的配置图。
根据实施例的相位校正器180可以包括第一校准单元181、第二校准单元182、第三校准单元183和第四校准单元184。
第一校准单元181可以包括第一选择器1811和第一延迟电路1812。第一选择器1811可以响应于第一储存信号Store<0>来选择第一上升参考时钟Ref_RCLK和第一时钟信号ICLK中的一个作为输出信号。当储存信号Store<0:3>全部都被禁止(即，在偏置码发生模式中)时，第一选择器1811可以选择第一上升参考时钟Ref_RCLK并且输出选中的第一上升参考时钟Ref_RCLK。在其中第一储存信号store<0>变为高电平的相位校正模式中，第一选择器1811可以选择第一时钟信号ICLK并且输出选中的第一时钟信号ICLK。第一延迟电路1812可以通过将第一选择器1811的输出信号延迟特定时间来输出第一校准时钟信号ICLKD。第一延迟电路1812可以包括具有预定延迟值的第一延迟单元1813和第二延迟单元1814，但是第一延迟电路1812不局限于此。
第二校准单元182可以包括第二选择器1821和第二延迟电路1822。第二选择器1821可以响应于第一储存信号Store<0>来选择第一下降参考时钟Ref_FCLK和第二时钟信号ICLKB中的一个作为输出信号。当储存信号Store<0:3>全部都被禁止(即，在偏置码发生模式中)时，第二选择器1821可以选择第一下降参考时钟Ref_FCLK并且输出选中的第一下降参考时钟Ref_FCLK。在其中第一储存信号store<0>变为高电平的相位校正模式中，第二选择器1821可以选择第二时钟信号ICLKB并且输出选中的第二时钟信号ICLKB。第二延迟电路1822可以通过响应于补偿第一校正码I-IB code_N而延迟第二选择器1821的输出信号来输出第二校准时钟信号ICLKBD。第二延迟电路1822可以包括第三延迟单元1823，第三延迟单元1823被配置为将第二选择器1821的输出信号延迟由补偿第一校正码I-IB code_N所确定的时间。第二延迟电路1822还可以包括第四延迟单元1824，第四延迟单元1824被配置为通过将第三选择器1823的输出信号延迟预定时间来输出第二校准时钟信号ICLKBD。第三延迟单元1823和第四延迟单元1824的延迟次序不局限于此。
第三校准单元183可以包括第三选择器1831和第三延迟电路1832。第三选择器1831可以被配置为输出第四时钟信号QLCKB。第三延迟电路1823可以包括：第五延迟单元1833，被配置为通过补偿第二校正码Q-QB code_N来第一校正第四时钟信号QCLKB；以及第六延迟单元1834，被配置为通过利用补偿第三校正码I-Q code_N第二校正第四时钟信号QCLKB来产生第四校准时钟信号QCLKBD。
第四校准单元184可以包括第四选择器1841和第四延迟电路1842。第四选择器1841可以被配置为输出第三时钟信号QLCK。第四延迟电路1842可以包括：第七延迟单元1843，被配置为在针对第四时钟信号QCLKB的第一校正期间延迟第三时钟信号QCLK；以及第八延迟单元1844，被配置为通过利用补偿第三校正码I-Q code_N校正第三时钟信号QCLK来产生第三校准时钟信号QCLKD。
在第一时钟信号ICLK通过第一延迟单元1813而被延迟预定时间的同时，相位校正器180可以通过第三延迟单元1823来利用补偿第一校正码I-IB code_N延迟第二时钟信号ICLKB，通过第五延迟单元1833来利用补偿第二校正码Q-QB code_N延迟第四时钟信号QCLKB，以及通过第七延迟单元1843来将第三时钟信号QCLK延迟预定时间。
相位校正器180可以通过经由第二延迟单元1814将第一时钟信号ICLK延迟预定时间来产生第一校准时钟信号ICLKD，同时，相位校正器180可以通过经由第四延迟单元1824将第三延迟单元1823的输出信号延迟预定时间来产生第二校准时钟信号ICLKBD，经由第六延迟单元1834而通过利用补偿第三校正码I-Q code_N延迟第五延迟单元1833的输出信号来产生第四校准时钟信号QCLKBD，以及经由第八延迟单元1844而通过利用补偿第三校正码I-Q code_N延迟第七延迟单元1843的输出信号来产生第三校准时钟信号QCLKD。
图11是图示在校正码发生器中产生的控制信号和储存信号的示例代表的时序图。将参照图1至图10以及下面的图11来描述根据实施例的时钟发生电路的相位校正操作。图11也图示了选通信号RSTB_SAR。
在偏置码发生模式中(即，在SAR 141中产生控制信号SARDONE之前)，储存信号Store<0:3>全部都处于禁止状态。
脉冲检测器130可以根据从具有精确相位关系的成对的第一参考时钟Ref_RCLK和Ref_FCLK产生的成对的第二参考时钟RCLK与FCLK之间的脉冲宽度差来产生占空检测信号DCDOUT。校正码发生器140可以从占空检测信号DCDOUT产生参考校正码CAL code。
因此，偏置码发生器150可以通过参考校正码CAL code与参考码Start code之间的比较来产生偏置码Offset code。
当开始产生控制信号SARDONE且第一储存信号Store<0>被使能时，校正码发生器140可以产生第一校正码I-IB code，以及补偿器160可以通过将偏置码Offset code反映至第一校正码I-IB code来计算补偿第一校正码I-IB code_N。
当第二储存信号Store<1>被使能时，补偿器160可以输出补偿第一校正码I-IBcode_N。校正码发生器140可以产生第二校正码Q-QB code，以及补偿器160可以通过将偏置码Offset code反映至第二校正码Q-QB code来计算补偿第二校正码Q-QBcode_N。
当第三储存信号Store<2>被使能时，补偿器160可以输出补偿第二校正码Q-QBcode_N。校正码发生器140可以产生第三校正码I-Q code，以及补偿器160可以通过将偏置码Offset code反映至第三校正码I-Q code来计算补偿第三校正码I-Q code_N。
当第四储存信号Store<3>被使能时，补偿器160可以输出补偿第三校正码I-Qcode_N。
相位校正器180可以接收补偿第一校正码至补偿第三校正码I-IB code_N、Q-QBcode_N和I-Q code_N，以及通过校正第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB的相位来产生第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD。
在实施例中，第一时钟信号ICLK可以被延迟预设时间，然后被产生作为第一校准时钟信号ICLKD。
第二时钟信号ICLKB可以基于补偿第一校正码I-IB code_N而被延迟一段时间，然后被产生作为第二校准时钟信号ICLKBD。
第三时钟信号QCLK可以基于补偿第三校正码I-Q code_N而被延迟一段时间，然后被产生作为第三校准时钟信号QCLKD。
第四时钟信号QCLKD可以基于补偿第二校正码Q-QB code_N和补偿第三校正码I-Q code_N而被延迟一段时间，然后被产生作为第四校准时钟信号QCLKBD。
可以控制相位校正器180的延迟时间使得第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD可以在相同的时间点被输出。
图12是图示根据实施例的时钟发生电路的示例代表的配置图。
参照图12，时钟发生电路20可以包括参考时钟发生器210、触发单元220、脉冲检测器230、校正码发生器240、偏置码发生器250、补偿器260、差分信号发生器270和相位校正器280。
在实施例中，时钟发生电路20可以通过与图1中所示的第一时钟发生电路10中所用方法相同的方法来产生偏置码Offset code。即，在偏置码发生模式中，成对的第一参考时钟Ref_RCLK和Ref_FCLK可以经由相位校正器280和补偿器260而被提供至触发单元220，以及触发单元220可以产生成对的第二参考时钟RCLK和FCLK。脉冲检测器230可以通过检测成对的第二参考时钟RCLK与FCLK之间的脉冲宽度差来产生占空检测信号DCDOUT。在实施例中，偏置可能存在于相位校正器280中和/或触发单元220中或始于相位校正器280经由补偿器260而结束于触发单元220的输出端子的路径中。校正码发生器240可以基于占空检测信号DCDOUT来产生参考校正码CAL code。偏置码发生器250可以通过参考校正码CAL code与预设参考码Start code之间的比较来产生偏置码Offset code。
当偏置码Offset code被产生时，时钟发生电路20可以在相位校正模式中使用偏置码Offset code来校正第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD。
具体地，差分信号发生器270可以通过在DLL锁定之后从成对的锁定的内部时钟ICLK_DLL和QCLK_DLL产生差分信号来产生第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB。第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB可以被提供至相位校正器280，以及相位校正器280可以产生第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD。第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD可以被提供至补偿器260。
补偿器260可以通过基于在偏置码发生器250中产生的偏置码Offset code校正第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD来产生第一校正时钟信号至第四校正时钟信号ICLKDD、ICLKBDD、QCLKDD和QCLKBDD。
触发单元220可以从第一校正时钟信号ICLKDD和第二校正时钟信号ICLKBDD产生上升时钟信号RCLK和下降时钟信号FCLK，以及脉冲检测器230可以根据上升时钟信号RCLK与下降时钟信号FCLK之间的脉冲宽度差来产生占空检测信号DCDOUT。校正码发生器240可以响应于占空检测信号DCDOUT来产生第一校正码I-IB code。
类似地，可以基于第三校正时钟信号QCLKDD和第四校正时钟信号QCLKBDD来产生第二校正码Q-QB code，以及可以基于第一校正时钟信号ICLKDD和第三校正时钟信号QCLKDD来产生第三校正码I-Q code。
相位校正器280可以基于第一校正码至第三校正码I-IB code、Q-QB code和I-Qcode来校正第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB的相位，并产生第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD。
图13是图示根据实施例的补偿器的示例代表的配置图。
参照图13，补偿器260可以包括第一校准单元261、第二校准单元262、第三校准单元263和第四校准单元264。
第一校准单元261可以通过将第一校准时钟信号ICLKD延迟特定时间来产生第一校正时钟信号ICLKDD。第一校准单元261可以包括被配置为将第一校准时钟信号ICLKD延迟预设延迟时间的第一延迟单元和第二延迟单元。
第二校准单元262可以通过基于偏置码Offset code将第二校准时钟信号ICLKBD延迟一段时间来产生第二校正时钟信号ICLKBDD。第二校准单元262可以包括：第三延迟单元2621，被配置为基于偏置码Offset code来提供延迟量；以及第四延迟单元2623，被配置为提供预设延迟量。
第三校准单元263可以通过基于偏置码Offset code将第四校准时钟信号QCLKBD延迟一段时间来产生第四校正时钟信号QCLKBDD。第三校准单元263可以包括：第五延迟单元2631，被配置为通过偏置码Offset code来对第四校准时钟信号QCLKBD执行第一延迟；以及第六延迟单元2633，被配置为通过偏置码Offset code来对第五延迟单元2631的输出信号执行第二延迟。
第四校准单元264可以通过基于偏置码Offset code将第三校准时钟信号QCLKD延迟一段时间来产生第三校正时钟信号QCLKDD。第四校准单元264可以包括：第七延迟单元2641，被配置为在第四校准时钟信号QCLKBD被第一延迟时延迟第三校准时钟信号QCLKD；以及第八延迟单元2643，被配置为通过利用偏置码Offset code延迟第三校准时钟信号QCLKD来产生第三校正时钟信号QCLKDD。
根据实施例的时钟发生电路20可以通过估算在DLL锁定之后在时钟发生电路20中可能存在的偏置来首先产生偏置码Offset code。时钟发生电路20可以通过基于偏置码Offset code校正第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD来产生第一校正时钟信号至第四校正时钟信号ICLKDD、ICLKBDD、QCLKDD和QCLKBDD。
时钟发生电路20可以基于第一校正时钟信号至第四校正时钟信号ICLKDD、ICLKBDD、QCLKDD和QCLKBDD、经由脉冲检测器230和校正码发生器240来产生第一校正码至第三校正码I-IB code、Q-QB code和I-Q code。当从差分信号发生器270产生第一时钟信号至第四时钟信号ILCK、ICLKB、QCLK和QCLKB时，时钟发生电路20可以经由相位校正器280而通过利用第一校正码至第三校正码I-IB code、Q-QBcode和I-Q code校正第一时钟信号至第四时钟信号ICLK、ICLKB、QCLK和QCLKB来产生第一校准时钟信号至第四校准时钟信号ICLKD、ICLKBD、QCLK和QCLKBD。
图14是图示根据实施例的半导体装置的示例代表的配置图。
根据实施例的半导体装置30可以包括时钟提供单元310和数据输出单元320。
时钟提供单元310可以接收外部时钟信号EXT_CLK并且通过划分外部时钟信号EXT_CLK来产生多相位校准时钟信号ICLKB、ICLKBD、QCLKD和QCLKBD。
时钟提供单元310可以包括时钟缓冲器313、除法器315、DLL电路单元317和时钟发生器319。
时钟缓冲器313可以从外部时钟信号EXT_CLK产生参考时钟信号。
除法器315可以通过划分参考时钟信号来产生成对的分时钟信号ICLK和QCLK。
DLL电路单元317可以通过控制成对的分时钟信号ICLK和QCLK的相位来产生成对的锁定的内部时钟ICLK_DLL和QCLK_DLL。
时钟发生器319可以从成对的锁定的内部时钟ICLK_DLL和QCLK_DLL产生多相位时钟信号ICLK、ICLKB、QCLK和QCLKB，以及通过校正多相位时钟信号ICLK、ICLKB、QCLK和QCLKB的相位来产生多相位校准时钟信号ICLKD、ICLKBD、QCLKD和QCLKBD。
例如，可以使用图1或图12中所示的时钟发生电路10或20作为时钟发生器319。
数据输出单元320可以从存储单元阵列接收数据，并同步于多相位校准时钟信号ICLK、ICLKB、QCLK和QCLKB来产生输出数据Dout。
在高速操作的半导体装置30中，可以精确地控制多相位时钟信号的相位关系，从而可以确保从数据输出单元320输出的数据Dout的可靠性。
图15是图示根据实施例的电子***的示例代表的配置图。
根据实施例的电子***40可以包括处理器410、存储器控制器420、存储装置421、IO控制器430、IO装置431、盘控制器440和盘驱动器441。
可以提供至少一个处理器410，且处理器410可以独立于其他处理器而操作或者可以与其他处理器结合而操作。处理器410可以具有通过总线(控制总线、地址总线和数据总线)来与其他组件(例如，存储器控制器420、IO控制器430和盘控制器440)通信的环境。
存储器控制器420可以耦接至至少一个存储装置421。存储器控制器420可以接收从处理器410提供的请求，并基于该请求来控制至少一个存储装置421。
存储装置421可以是例如以上描述的存储装置。
I/O控制器430可以耦接在处理器410与IO装置431之间，并且可以将来自IO装置431的输入传送至处理器410或者将处理器410的处理请求提供至IO装置431。IO装置431可以包括输入设备(诸如，键盘、鼠标、触摸屏或麦克风)和输出设备(诸如，显示器或扬声器)。
盘控制器440可以根据处理器410的控制来控制至少一个盘驱动器441。
在电子***40中，存储装置421可以包括图1或图12中所示的时钟发生电路10或20。在其他实施例中，存储装置421可以是图14中所示的半导体装置30，且半导体装置30可以包括图1或图12中所示的时钟发生电路10或20。因此，由于从外部时钟产生的多相位内部时钟信号的精确的占空比而在多相位内部时钟信号之间无相位失真，因此可以确保可靠的操作。
以上实施例是说明性的而非限制性的。各种替代和等价是可能的。描述不受本文中所描述的实施例的限制。实施例也不局限于任何特定类型的半导体器件。基于本公开，其他添加、删减或变型是明显的，并且意在落入所附权利要求的范围之内。
通过以上的实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种时钟发生电路，包括：
参考时钟发生器，被配置为在偏置码发生模式中产生成对的第一参考时钟；
触发单元，被配置为从成对的第一参考时钟产生成对的第二参考时钟；
脉冲检测器，被配置为基于成对的第二参考时钟之间的相位差来产生占空检测信号；
校正码发生器，被配置为基于占空检测信号来产生参考校正码；以及
偏置码发生器，被配置为基于参考校正码和预设参考码来产生偏置码。
技术方案2.如技术方案1所述的时钟发生电路，其中，校正码发生器被配置为：在偏置码发生模式之后的相位校正模式中，根据多个时钟信号之间的占空检测信号来产生校正码，
所述电路还包括：
补偿器，被配置为通过将偏置码反映至校正码来产生补偿校正码；以及
相位校正器，被配置为通过将补偿校正码反映至所述多个时钟信号来产生多个校准时钟信号。
技术方案3.如技术方案1所述的时钟发生电路，其中，参考时钟发生器包括：
上升参考时钟发生单元，被配置为：接收被施加至上升参考时钟发生单元的输出节点的信号的反相信号并响应于内部时钟来将第一上升参考时钟输出至输出节点；以及
下降参考时钟发生单元，被配置为接收所述反相信号的反相信号并响应于内部时钟来输出第一下降参考时钟。
技术方案4.如技术方案3所述的时钟发生电路，其中，上升参考时钟发生单元和下降参考时钟发生单元被配置为具有相同的延迟量。
技术方案5.如技术方案3所述的时钟发生电路，其中，第一上升参考时钟与第一下降参考时钟具有为内部时钟的一个周期的精确相位差。
技术方案6.如技术方案2所述的时钟发生电路，其中，校正码发生器包括：
逐次逼近寄存器SAR，被配置为：将占空检测信号转换为多位占空检测信号，以及在相位校正模式中产生在预定时段中产生的脉冲信号作为控制信号；
储存信号发生单元，被配置为：响应于控制信号来产生被顺序使能的第一储存信号至第四储存信号；
第一锁存器，被配置为：储存所述多位占空检测信号，响应于第一储存信号来驱动，以及在偏置码发生模式中输出参考校正码；
第二锁存器，被配置为：储存所述多位占空检测信号以及响应于第二储存信号来驱动；
第三锁存器，被配置为：储存所述多位占空检测信号以及响应于第三储存信号来驱动；
第四锁存器，被配置为：储存所述多位占空检测信号以及响应于第四储存信号来驱动；
第一输出单元，被配置为：响应于第一储存信号而从第一锁存器的输出信号和第二锁存器的输出信号产生第一校正码；
第二输出单元，被配置为：响应于第二储存信号而从第三锁存器的输出信号产生第二校正码；以及
第三输出单元，被配置为：响应于第三储存信号而从第四锁存器的输出信号产生第三校正码。
技术方案7.如技术方案2所述的时钟发生电路，其中，所述多个时钟信号被配置为包括第一时钟信号、具有与第一时钟信号相反的相位的第二时钟信号、与第一时钟信号相对应但却被延迟了预定时间的第三时钟信号以及具有与第三时钟信号相反的相位的第四时钟信号。
技术方案8.如技术方案2所述的时钟发生电路，其中，所述多个时钟信号被配置为包括：第一时钟信号、具有与第一时钟信号相反的相位的第二时钟信号、与第一时钟信号相对应但却被延迟了预定时间的第三时钟信号以及具有与第三时钟信号相反的相位的第四时钟信号，以及
所述校正码被配置为包括：
第一校正码，基于第一时钟信号与第二时钟信号之间的占空检测信号来产生；
第二校正码，基于第三时钟信号与第四时钟信号之间的占空检测信号来产生；以及
第三校正码，基于第一时钟信号与第三时钟信号之间的占空检测信号来产生。
技术方案9.如技术方案8所述的时钟发生电路，其中，补偿器被配置为：根据偏置码来产生补偿第一校正码、补偿第二校正码以及补偿第三校正码，
相位校正器被配置为产生：在其中第一时钟信号被延迟了预设时间的第一校准时钟信号、在其中第二时钟信号通过补偿第一校正码来校准的第二校准时钟信号、在其中第三时钟信号通过补偿第三校正码来校准的第三校准时钟信号以及在其中第四时钟信号通过补偿第二校正码和补偿第三校正码来校准的第四校准时钟信号。
技术方案10.如技术方案1所述的时钟发生电路，还包括补偿器，所述补偿器被配置为：在偏置码发生模式之后的相位校正模式中，通过将偏置码反映至从多个时钟信号产生的多个校准时钟信号来产生多个校正时钟信号；以及
相位校正器，被配置为通过将校正码反映至所述多个时钟信号来产生所述多个校准时钟信号，
其中，校正码发生器被配置为根据所述多个校正时钟信号之间的占空检测信号来产生校正码。
技术方案11.如技术方案10所述的时钟发生电路，其中，校正码发生器包括：
逐次逼近寄存器SAR，被配置为：将占空检测信号转换为多位占空检测信号并且在相位校正模式中产生在预定时段中产生的脉冲信号作为控制信号；
储存信号发生单元，被配置为：响应于控制信号来产生被顺序使能的第一储存信号至第四储存信号；
第一锁存器，被配置为：储存所述多位占空检测信号，响应于第一储存信号来驱动，以及在偏置码发生模式中输出参考校正码；
第二锁存器，被配置为：储存所述多位占空检测信号以及响应于第二储存信号来驱动；
第三锁存器，被配置为：储存所述多位占空检测信号以及响应于第三储存信号来驱动；
第四锁存器，被配置为：储存所述多位占空检测信号以及响应于第四储存信号来驱动；
第一输出单元，被配置为：响应于第一储存信号而从第一锁存器的输出信号和第二锁存器的输出信号产生第一校正码；
第二输出单元，被配置为：响应于第二储存信号而从第三锁存器的输出信号产生第二校正码；以及
第三输出单元，被配置为：响应于第三储存信号而从第四锁存器的输出信号产生第三校正码。
技术方案12.如技术方案11所述的时钟发生电路，其中，所述多个时钟信号被配置为包括：第一时钟信号、具有与第一时钟信号相反的相位的第二时钟信号以及与第一时钟信号相对应但却被延迟了预定时间的第三时钟信号和具有与第三时钟信号相反的相位的第四时钟信号，以及
所述校正码发生器被配置为产生第一校正码、第二校正码和第三校正码，第一校正码基于第一时钟信号与第二时钟信号之间的占空检测信号来产生，第二校正码基于第三时钟信号与第四时钟信号之间的占空检测信号来产生，以及第三校正码基于第一时钟信号与第三时钟信号之间的占空检测信号来产生。
技术方案13.如技术方案8所述的时钟发生电路，其中，所述多个校准时钟信号包括第一校准时钟信号、具有与第一校准时钟信号相反的相位的第二校准时钟信号、与第一校准时钟信号相对应但却被延迟了预定时间的第三校准时钟信号以及具有与第三校准时钟信号相反的相位的第四校准时钟信号，以及
补偿器被配置为：通过将第一校准时钟信号延迟预设时间来产生第一校正时钟信号，以及通过将偏置码反映至第二校准时钟信号、第三校准时钟信号和第四校准时钟信号来产生第二校正时钟信号、第三校正时钟信号和第四校正时钟信号。
技术方案14.如技术方案1所述的时钟发生电路，其中，时钟信号发生电路在延迟锁定环DLL的锁定之后进入偏置码发生模式。
技术方案15.一种半导体装置，包括：
时钟提供单元，被配置为从外部时钟信号产生多个校准时钟信号；以及
数据输出单元，被配置为响应于所述多个校准时钟信号来处理数据，
其中，所述时钟提供单元包括：
参考时钟发生器，被配置为在偏置码发生模式中产生成对的第一参考时钟；
触发单元，被配置为从成对的第一参考时钟产生成对的第二参考时钟；
脉冲检测器，被配置为基于成对的第二参考时钟之间的相位差来产生占空检测信号；
校正码发生器，被配置为基于占空检测信号来产生参考校正码；以及
偏置码发生器，被配置为基于参考校正码和预设参考码来产生偏置码。
技术方案16.如技术方案15所述的半导体装置，其中，校正码发生器被配置为：在偏置码发生模式之后的相位校正模式中，根据多个时钟信号之间的占空检测信号来产生校正码，
所述时钟提供单元还包括：
补偿器，被配置为通过将偏置码反映至校正码来产生补偿校正码；以及
相位校正器，被配置为：通过将补偿校正码反映至所述多个时钟信号来产生所述多个校准时钟信号。
技术方案17.如技术方案15所述的半导体装置，其中，时钟提供单元还包括：
补偿器，被配置为：在偏置码发生模式之后的相位校正模式中，通过将偏置码反映至从多个时钟信号产生的所述多个校准时钟信号来产生多个校正时钟信号；以及
相位校正器，被配置为：通过将校正码反映至所述多个时钟信号来产生所述多个校准时钟信号，
其中，校正码发生器被配置为：根据所述多个校正时钟信号之间的占空检测信号来产生校正码。
技术方案18.如技术方案15所述的半导体装置，其中，时钟提供单元根据延迟锁定环DLL的锁定而进入偏置码发生模式。
技术方案19.一种产生时钟的方法，所述方法包括：
在偏置码发生模式中基于第一参考时钟来产生偏置码；
在相位校正模式中通过基于偏置码补偿校正码来产生补偿校正码；以及
基于补偿校正码来从多个时钟信号产生多个校准时钟信号。
技术方案20.如技术方案19所述的方法，其中，产生偏置码的步骤包括：
产生成对的第一参考时钟；
从成对的第一参考时钟产生成对的第二参考时钟；
根据成对的第二参考时钟之间的相位差来产生占空检测信号；
基于占空检测信号来产生参考校正码；以及
基于参考校正码和预设参考码来产生偏置码。
技术方案21.如技术方案19所述的方法，其中，在延迟锁定环DLL的锁定之后执行偏置码发生模式。
技术方案22.一种产生时钟的方法，所述方法包括：
在偏置码发生模式中基于第一参考时钟来产生偏置码；
在相位校正模式中基于偏置码来从多个校准时钟信号产生多个校正时钟信号；
根据所述多个校正时钟信号之间的占空检测信号来产生校正码；以及
基于校正码而从多个时钟信号产生所述多个校准时钟信号。
技术方案23.如技术方案22所述的方法，其中，产生偏置码的步骤包括：
产生成对的第一参考时钟；
从成对的第一参考时钟产生成对的第二参考时钟；
根据成对的第二参考时钟之间的相位差来产生占空检测信号；
基于占空检测信号来产生参考校正码；以及
基于参考校正码和预设参考码来产生偏置码。
技术方案24.如技术方案22所述的方法，其中，在延迟锁定环DLL的锁定之后执行偏置码发生模式。
技术方案25.一种产生时钟的方法，所述方法包括：
在偏置码发生模式中产生成对的第一参考时钟；
从成对的第一参考时钟产生成对的第二参考时钟；
根据成对的第二参考时钟之间的相位差来产生占空检测信号；
基于占空检测信号来产生参考校正码；以及
基于参考校正码和预设参考码来产生偏置码。
技术方案26.如技术方案25所述的方法，还包括：在偏置码发生模式之后的相位校正模式中，
根据多个时钟信号之间的占空检测信号来产生校正码；
通过将偏置码反映至校正码来产生补偿校正码；以及
通过将补偿校正码反映至所述多个时钟信号来产生多个校准时钟信号。
技术方案27.如技术方案25所述的方法，还包括：在偏置码发生模式之后的相位校正模式中，
通过将偏置码反映至从多个校正信号产生的多个校准时钟信号来产生多个校正时钟信号；
根据所述多个校正时钟信号之间的占空检测信号来产生校正码；以及
通过将校正码反映至所述多个时钟信号来产生所述多个校准时钟信号。
技术方案28.如技术方案25所述的方法，其中，在延迟锁定环DLL的锁定之后执行偏置码发生模式。
技术方案29.一种时钟发生电路，包括：
相位校正器，被配置为接收多相位时钟信号并且在相位校正模式期间校正所述多相位时钟信号的相位，
其中，在对多相位时钟信号执行相位校正之前并且在相位校正模式之前，时钟发生电路估算存在于所述时钟发生电路之内的偏置，然后基于估算的偏置来产生偏置码以用于基于产生的偏置码来校正所述多相位时钟的相位。
技术方案30.如技术方案29所述的时钟发生电路，还包括：
触发单元，被配置为同步于成对的第一参考时钟来产生成对的第二参考时钟；以及
偏置码发生器，被配置为基于预设参考码和参考校正码来产生偏置码，所述参考校正码基于成对的第二参考时钟之间的占空比。
技术方案31.如技术方案29所述的时钟发生电路，还包括：
触发单元，被配置为同步于成对的第一参考时钟来产生成对的第二参考时钟；以及
偏置码发生器，被配置为基于预设参考码和参考校正码来产生偏置码，所述参考校正码基于成对的第二参考时钟之间的相位差。
技术方案32.如技术方案31所述的时钟发生电路，
其中，成对的第二参考时钟之间的相位差由相位校正器中的延迟、触发单元中的延迟或路径中的延迟导致的偏置造成，所述路径从相位校正器开始而在触发单元的输出端子处结束。
技术方案33.如技术方案31所述的时钟发生电路，还包括：
参考时钟发生器，被配置为：在对所述多相位时钟信号执行相位校正之前，产生成对的第一参考时钟；
脉冲检测器，被配置为基于成对的第二参考时钟之间的相位差来产生占空检测信号；以及
校正码发生器，被配置为基于占空检测信号来产生参考校正码。
技术方案34.如技术方案33所述的时钟发生电路，其中，在时钟发生电路估算存在于所述时钟发生电路之内的偏置之后，所述校正码发生器根据多个多相位时钟信号之间的占空检测信号来产生校正码，
时钟发生电路还包括：
补偿器，被配置为通过将偏置码反映至校正码来产生补偿校正码，
其中，相位校正器通过将补偿校正码反映至所述多个多相位时钟信号来产生多个校准时钟信号。
技术方案35.如技术方案33所述的时钟发生电路，还包括：
补偿器，被配置为：在时钟发生电路估算存在于所述时钟发生电路之内的偏置之后，通过将偏置码反映至从所述多相位时钟信号产生的多个校准时钟信号来产生多个校正时钟信号，
其中，相位校正器通过将校正码反映至所述多相位时钟信号来产生所述多个校准时钟信号，以及
其中，校正码发生器被配置为根据所述多个校正时钟信号之间的占空检测信号来产生校正码。
技术方案36.如技术方案35所述的时钟发生电路，
其中，成对的第二参考时钟之间的相位差由相位校正器中的延迟、触发单元中的延迟或路径中的延迟导致的偏置造成，所述路径始于相位校正器继续穿过补偿器而在触发单元的输出端子处结束。
Claims (10)
1.一种时钟发生电路，包括：
参考时钟发生器，被配置为在偏置码发生模式中产生成对的第一参考时钟；
触发单元，被配置为从成对的第一参考时钟产生成对的第二参考时钟；
脉冲检测器，被配置为基于成对的第二参考时钟之间的相位差来产生占空检测信号；
校正码发生器，被配置为基于占空检测信号来产生参考校正码；以及
偏置码发生器，被配置为基于参考校正码和预设参考码来产生偏置码。
2.如权利要求1所述的时钟发生电路，其中，校正码发生器被配置为：在偏置码发生模式之后的相位校正模式中，根据多个时钟信号之间的占空检测信号来产生校正码，
所述电路还包括：
补偿器，被配置为通过将偏置码反映至校正码来产生补偿校正码；以及
相位校正器，被配置为通过将补偿校正码反映至所述多个时钟信号来产生多个校准时钟信号。
3.如权利要求1所述的时钟发生电路，其中，参考时钟发生器包括：
上升参考时钟发生单元，被配置为：接收被施加至上升参考时钟发生单元的输出节点的信号的反相信号并响应于内部时钟来将第一上升参考时钟输出至输出节点；以及
下降参考时钟发生单元，被配置为接收所述反相信号的反相信号并响应于内部时钟来输出第一下降参考时钟。
4.如权利要求3所述的时钟发生电路，其中，上升参考时钟发生单元和下降参考时钟发生单元被配置为具有相同的延迟量。
5.如权利要求3所述的时钟发生电路，其中，第一上升参考时钟与第一下降参考时钟具有为内部时钟的一个周期的精确相位差。
6.一种半导体装置，包括：
时钟提供单元，被配置为从外部时钟信号产生多个校准时钟信号；以及
数据输出单元，被配置为响应于所述多个校准时钟信号来处理数据，
其中，所述时钟提供单元包括：
参考时钟发生器，被配置为在偏置码发生模式中产生成对的第一参考时钟；
触发单元，被配置为从成对的第一参考时钟产生成对的第二参考时钟；
脉冲检测器，被配置为基于成对的第二参考时钟之间的相位差来产生占空检测信号；
校正码发生器，被配置为基于占空检测信号来产生参考校正码；以及
偏置码发生器，被配置为基于参考校正码和预设参考码来产生偏置码。
7.一种产生时钟的方法，所述方法包括：
在偏置码发生模式中基于第一参考时钟来产生偏置码；
在相位校正模式中通过基于偏置码补偿校正码来产生补偿校正码；以及
基于补偿校正码来从多个时钟信号产生多个校准时钟信号。
8.一种产生时钟的方法，所述方法包括：
在偏置码发生模式中基于第一参考时钟来产生偏置码；
在相位校正模式中基于偏置码来从多个校准时钟信号产生多个校正时钟信号；
根据所述多个校正时钟信号之间的占空检测信号来产生校正码；以及
基于校正码而从多个时钟信号产生所述多个校准时钟信号。
9.一种产生时钟的方法，所述方法包括：
在偏置码发生模式中产生成对的第一参考时钟；
从成对的第一参考时钟产生成对的第二参考时钟；
根据成对的第二参考时钟之间的相位差来产生占空检测信号；
基于占空检测信号来产生参考校正码；以及
基于参考校正码和预设参考码来产生偏置码。
10.一种时钟发生电路，包括：
相位校正器，被配置为接收多相位时钟信号并且在相位校正模式期间校正所述多相位时钟信号的相位，
其中，在对多相位时钟信号执行相位校正之前并且在相位校正模式之前，时钟发生电路估算存在于所述时钟发生电路之内的偏置，然后基于估算的偏置来产生偏置码以用于基于产生的偏置码来校正所述多相位时钟的相位。
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