CN106298736B - 半导体集成电路螺旋电感 - Google Patents

Abstract

本发明提供一种半导体集成电路螺旋电感，包括衬底、多层介质层和金属布线层，其中衬底上形成有多层介质层，且每层介质层上都形成有金属布线层，针对每层介质层，介质层上开设有螺旋状的通槽，在通槽内填充有钨金属，以在介质层中形成钨金属墙，且各个介质层中钨金属墙相互重叠，金属布线层用于连接各个介质层中的钨金属墙。本发明通过设计多层具有螺旋状钨金属墙的介质层，并使介质层之间的金属布线层将各个介质层中的钨金属墙互连，可以增大螺旋电感线圈的厚度，从而可以降低螺旋电感的线圈金属电阻损耗和趋肤效应引起的损耗，提高螺旋电感的品质因数。

Description

半导体集成电路螺旋电感

技术领域

本发明属于半导体集成电路领域，具体涉及一种半导体集成电路螺旋电感。

背景技术

在现有半导体集成电路多层金属布线工艺，如SiGe BiCMOS、BiCMOS或CMOS工艺中，因为射频设计和高集成度需要，常常需要兼容集成片上无源电感，为了提高这种片上无源电感性能，就需要这种电感具有较低损耗和较高的电感品质因素。然而，现有的普通半导体集成电路中无源电感的品质因素较低。

发明内容

本发明提供一种半导体集成电路螺旋电感，以解决目前半导体集成电路螺旋电感品质因数较差的问题。

根据本发明实施例的第一方面，提供一种半导体集成电路螺旋电感，包括衬底、多层介质层和金属布线层，其中所述衬底上形成有多层介质层，且每层介质层上都形成有金属布线层，针对每层介质层，所述介质层上开设有螺旋状的通槽，在所述通槽内填充有钨金属，以便在所述介质层中形成钨金属墙，且各个介质层中钨金属墙相互重叠，所述金属布线层用于连接各个介质层中的钨金属墙。

在一种可选的实现方式中，所述衬底包括多晶衬垫层和隔离深槽层，其中所述隔离深槽层上形成有所述多晶衬垫层，且在所述多晶衬垫层上形成有多层介质层。

在另一种可选的实现方式中，当所述隔离深槽采用不掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为网格状；当所述隔离深槽采用重掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为由多个独立段组成的不相通的网格状或者由中心向外辐射的条状。

在另一种可选的实现方式中，所述半导体集成电路螺旋电感的引入线从顶层金属布线层上与所述钨金属墙的螺旋外端对应位置处，竖直通过各层介质层和金属布线层，引入至所述多晶衬垫层上。

在另一种可选的实现方式中，所述半导体集成电路螺旋电感的中心引出线从所述多晶衬垫层上与所述钨金属墙的螺旋中心端对应位置处，竖直通过各层介质层和金属布线层，从顶层金属布线层引出。

在另一种可选的实现方式中，所述中心引出线引出时其路径下方的最外层介质层上的钨金属墙被去掉，且除所述顶层金属布线层外的各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层与螺旋中心引出线之间均不相连。

在另一种可选的实现方式中，各层金属布线层上与所述钨金属墙对应的螺旋状区域中，各个螺旋层之间至少有两个螺旋层互连。

本发明的有益效果是：

1、本发明通过设计多层具有螺旋状钨金属墙的介质层，并使介质层之间的金属布线层将各个介质层中的钨金属墙互连，可以增大螺旋电感线圈的厚度，从而可以降低螺旋电感的线圈金属电阻损耗和趋肤效应引起的损耗，提高螺旋电感的品质因数；

2、本发明通过设置隔离深槽层可以有效截断隔离深槽层上形成的螺旋电感产生的感应电流，降低螺旋电感的损耗，并且可以使形成的螺旋电感与半导体集成电路中各电路的集成工艺兼容；

3、本发明通过在隔离深槽导电能力较强时，将隔离深槽的平面形状设计成不相通的网格状或者由中心向外辐射的条状，可以进一步有效截断螺旋电感产生的感应电流，从而进一步降低螺旋电感的损耗；

4、本发明通过使半导体集成电路螺旋电感的引入线从所述顶层金属布线层上与所述钨金属墙的螺旋外端对应位置处，竖直通过各层介质层和金属布线层，引入至所述多晶衬垫层上，可以降低螺旋电感的引入电阻；

5、本发明通过使该半导体集成电路螺旋电感的中心引出线从所述顶层金属布线层上与所述钨金属墙的螺旋中心端对应位置处引出，且当中心引出线引出，且其路径下方的最外层介质层上的钨金属墙被去掉时，除顶层金属布线层外的各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层与螺旋中心引出线之间均不相连，可以进一步降低螺旋电感的线圈电阻的同时不会造成电感中心引出线与电感线圈短路；

6、本发明通过使各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层之间至少有两个螺旋层互连，即，使相邻钨金属墙并联，对相邻钨金属墙进行短路，可以增加螺旋电感线圈的宽度，从而进一步降低螺旋电感的线圈电阻，提高螺旋电感的品质因数。

附图说明

图1是本发明半导体集成电路螺旋电感的一个实施例剖视图；

图2是本发明半导体集成电路螺旋电感的一个实施例剖视图与螺旋钨金属墙的对应关系示图；

图3是本发明半导体集成电路螺旋电感中隔离深槽的一个平面图形示意图；

图4是本发明半导体集成电路螺旋电感中隔离深槽的另一个平面图形示意图；

图5是本发明半导体集成电路螺旋电感中隔离深槽的又一个平面图形示意图；

图6是本发明半导体集成电路螺旋电感的另一个实施例剖视图；

图7是本发明半导体集成电路螺旋电感的又一个实施例剖视图与螺旋钨金属墙的对应关系示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明实施例中的技术方案，并使本发明实施例的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明实施例中技术方案作进一步详细的说明。

在本发明的描述中，除非另有规定和限定，需要说明的是，术语“连接”应做广义理解，例如，可以是机械连接或电连接，也可以是两个元件内部的连通，可以是直接相连，也可以通过中间媒介间接相连，对于本领域的普通技术人员而言，可以根据具体情况理解上述术语的具体含义。

本发明实施例中该半导体集成电路螺旋电感可以包括衬底、多层介质层和金属布线层，其中所述衬底上形成有多层介质层，且每层介质层上都形成有金属布线层，针对每层介质层，所述介质层上开设有螺旋状的通槽，在所述通槽内填充有钨金属，以在所述介质层中形成钨金属墙，且各个介质层中钨金属墙相互重叠，所述金属布线层用于连接各个介质层中的钨金属墙。

本实施例中，所述衬底可以包括多晶衬垫层和隔离深槽层，其中所述隔离深槽层上形成有所述多晶衬垫层，且在所述多晶衬垫层上形成有多层介质层。其中，当所述隔离深槽采用不掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为网格状；当所述隔离深槽采用重掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为由多个独立段组成的不相通的网格状或者由中心向外辐射的条状。

以半导体集成电路螺旋电感兼容0.35μm SiGe BiCMOS钨塞工艺且具有4层介质层和4层金属布线层为例来说明本实施例。需要注意的是，以下提到的0.35μm SiGe BiCMOS工艺中关于隔离深槽工艺、多晶硅工艺、钨塞工艺、多层CMP金属布线工艺将被视为众所周知的行业通行成熟技术，实施例主要说明本发明技术方案与现有0.35μm SiGe BiCMOS隔离深槽工艺、多晶硅工艺、钨塞工艺、多层CMP金属布线工艺中不同的技术方案特点。应该理解，本发明的具体实施方式不仅限于以下描述的形成方式。具体地，参见图1所示，在形成半导体集成电路螺旋电感时可以包括以下工艺步骤：

1)在通用0.35μm SiGe BiCMOS工艺位于衬底8的场区上，用通用兼容工艺形成隔离深槽6，从而形成隔离深槽层。本发明通过设置隔离深槽层可以有效截断隔离深槽层上形成的螺旋电感产生的感应电流，降低螺旋电感的损耗，并且可以使形成的螺旋电感与半导体集成电路中各电路的集成兼容。

其中，当隔离深槽6的导电能力较弱，诸如隔离深槽6由不掺杂多晶硅填充，或者其侧壁上将会形成有氧化层或者氮化层时，其平面形状可以为连通的网格状，如图3所示。当隔离深槽6的导电能力较强，诸如隔离深槽6由重掺杂多晶硅填充时，其平面形状可以是由多个独立段组成的不相通的网格状(如图4所示)或者由中心向外辐射的条状(由图5所示)。本发明通过在隔离深槽导电能力较强时，将隔离深槽的平面形状设计成不相通的网格状或者由中心向外辐射的条状，可以进一步有效截断螺旋电感产生的感应电流，从而进一步降低螺旋电感的损耗。本实施例中，该隔离深槽的深度可以在5μm-9μm之间取值，宽度可以在0.6μm-1μm之间取值。

2)在隔离深槽层上兼容使用0.35μm SiGe BiCMOS工艺形成多晶衬垫层9。本发明通过设置多晶衬垫层，可以向后续介质层和金属布线层的形成提供衬垫，并可以满足和符合通用0.35μm SiGe BiCMOS钨塞工艺需要和要求。

3)在多晶衬垫层9上形成兼容通用0.35μm SiGe BiCMOS工艺的第一介质层7。在形成在第一介质层7中的钨金属墙501时，首先采用光刻技术在介质层上光刻出螺旋状的通槽，然后采用钨塞填充工艺在该通槽内填充钨金属，并采用钨塞CMP抛光工艺，对通槽外的钨金属进行抛光去除处理，从而在第一介质层7中形成钨金属墙501。由于在介质层上光刻通槽时，若设计尺寸等于钨塞工艺中钨塞接触通孔尺寸，则可能光刻形成的通槽的尺寸将大于钨塞接触孔的尺寸，因此本发明通过在对通槽进行设计时，使通槽的设计宽度小于钨塞接触孔设计宽度的10％～15％，可以保证通槽形成后的实际宽度等于钨塞接触孔的宽度，从而保证通槽形成与电路里的钨塞接触孔工艺兼容性。本实施例中，通槽的宽度可以取0.36μm，并且该钨金属墙的螺旋形状不仅限于图2中所示的圆形，还可以是正方形、八边形、六边形、不规则凸多边形、甚至三角形。

4)在第一介质层内钨金属墙501上形成第一金属布线层1。本发明通过在介质层上形成覆盖在钨金属墙上的金属布线层，可以起到保护介质层中钨金属墙以及连接下一层介质层中钨金属墙的作用。

5)重复执行步骤3)和4)，在第一金属布线层1上形成第二介质层，在第二介质层中形成第二层钨金属墙502，在第二介质层上形成第二金属布线层2，在第二金属布线层2上形成第三介质层，在第三介质层中形成第三层钨金属墙503，在第三介质层上形成第三金属布线层3，在第三金属布线层3上形成第四介质层，在第四介质层中形成第四层钨金属墙504，在第四介质层上形成第四金属布线层4。

上述实施例中，该半导体集成电路螺旋电感的引入线可以从顶层金属布线层上与钨金属墙的螺旋外端对应位置处，竖直通过各层介质层和金属布线层，引入至所述多晶衬垫层上，由此可以降低螺旋电感的引入电阻。参见图2，该半导体集成电路螺旋电感的引入线可以从第四金属布线层4上与钨金属墙501～504的螺旋外端对应位置处，依次竖直通过第四层钨金属墙504、第三金属布线层3、第三层钨金属墙503、第二金属布线层2、第二层钨金属墙502、第一金属布线层1和第一层钨金属墙501，引入至多晶衬垫层9。

另外，该半导体集成电路螺旋电感的中心引出线可以从多晶衬垫层9上与所述钨金属墙的螺旋中心端对应位置处，竖直通过各层介质层和金属布线层，从顶层金属布线层引出，当中心引出线引出时其路径下方的最外层介质层上的钨金属墙被去掉，且除顶层金属布线层外的各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层与中心引出线之间均不相连，由此可以进一步降低螺旋电感的线圈电阻的同时不会造成电感中心引出线与线圈短路。参见图2，该半导体集成电路螺旋电感的中心引出线可以从第四金属布线层4上与钨金属墙504的螺旋中心端对应位置处引出，中心引出线引出时其路径下方的第四介质层的钨金属墙被去掉，且不与第三金属布线层3、第二金属布线层2和第一金属布线层1上，与钨金属墙对应的螺旋状区域中的各螺旋层相连。其中，本实施例将各个第一金属布线层至第三金属布线层的厚度都设计为0.4μm，第四金属布线层的厚度设计为0.8μm，各个介质层中钨金属墙5高度都设计为1μm，则螺旋电感线圈最大总厚度3×0.4μm+0.8μm+4×1μm＝6μm。需要注意的是：图2示出的为最外层介质层中除位于顶层金属布线层螺旋外端下侧的钨金属外，其他钨金属都被去掉的情况，图6示出的为最外层介质层中仅顶层金属布线层表面中心引出线下方的钨金属被去掉的情况。

由上述实施例可见，本发明通过设计多层具有螺旋状钨金属墙的介质层，并使介质层之间的金属布线层将各个介质层中的钨金属墙互连，可以增大螺旋电感线圈的厚度，从而可以降低螺旋电感的线圈金属电阻损耗和趋肤效应引起的损耗，提高螺旋电感的品质因数。

上述实施例中，虽然通过增加厚度可以降低螺旋电感的线圈金属电阻损耗和趋肤效应引起的损耗，提高螺旋电感的品质因数，但是受到通用0.35μm SiGe BiCMOS工艺钨塞气相CVD填充工艺的影响，钨塞及钨金属墙的宽度对于一般的钨塞多层金属布线工艺是有限制的，这就会导致螺旋电感线圈的宽度仍然较小，从而制约了螺旋电感品质因数的进一步提高。为此，参见图7，为本发明半导体集成电路螺旋电感的又一个实施例剖视图，其与图2所示半导体集成电路螺旋电感的区别在于，在制作各层金属布线层时，不仅顶层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层之间存在互连，而且在各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层之间至少有两个螺旋层互连，且各层金属布线层上螺旋层之间的互连相对应，由此可以实现相邻钨金属墙被短路，使相邻钨金属墙并联，从而可以降低螺旋电感的线圈电阻，如图7中11所示。例如，结合图2和图7所示，图6中第三金属布线层3、第二金属布线层2、第一金属布线层1上与钨金属墙503、502、501对应的螺旋状区域中，由内向外的第一层螺旋层与第二层螺旋层连接，第三层螺旋层与第四层螺旋层连接，由此形成了螺旋层的两两互连。当然，虽然图7中虽然未示出，但是同样的方式可以形成更多螺旋层的互连以便进一步降低每层螺旋层的线圈电阻。

由上述实施例可见，本发明通过设计多层具有螺旋状钨金属墙的介质层，并使介质层之间的金属布线层将各个介质层中的钨金属墙互连，可以增大螺旋电感线圈的厚度，从而可以降低螺旋电感的线圈金属电阻损耗和趋肤效应引起的损耗，提高螺旋电感的品质因数。此外，本发明通过使顶层金属布线层和各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层之间至少有两个螺旋层互连，即使相邻钨金属墙并联，对相邻钨金属墙进行短路，可以增加螺旋电感线圈的宽度，从而进一步降低螺旋电感的线圈电阻，提高螺旋电感的品质因数。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本发明的其它实施方案。本申请旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本发明的一般性原理并包括本发明未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本发明的真正范围和精神由下面的权利要求指出。

应当理解的是，本发明并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本发明的范围仅由所附的权利要求来限制。

Claims (5)

1.一种半导体集成电路螺旋电感，其特征在于，包括衬底、多层介质层和金属布线层，其中所述衬底上形成有多层介质层，且每层介质层上都形成有金属布线层，针对每层介质层，所述介质层上开设有螺旋状的通槽，在所述通槽内填充有钨金属，以在所述介质层中形成钨金属墙，且各个介质层中钨金属墙相互重叠，每一金属布线层覆盖于一钨金属墙上，用于保护介质层中的钨金属墙及连接下一层介质层中钨金属墙；所述衬底包括多晶衬垫层和隔离深槽层，其中所述隔离深槽层上形成有所述多晶衬垫层，且在所述多晶衬垫层上形成有多层介质层，所述半导体集成电路螺旋电感的中心引出线从所述多晶衬垫层上与所述钨金属墙的螺旋中心端对应位置处，竖直通过各层介质层和金属布线层，从顶层金属布线层引出。

2.根据权利要求1所述的半导体集成电路螺旋电感，其特征在于，当所述隔离深槽采用不掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为网格状；当所述隔离深槽采用重掺杂多晶硅填充时，所述隔离深槽层中所述隔离深槽的平面形状为由多个独立段组成的不相通的网格状或者由中心向外辐射的条状。

3.根据权利要求1所述的半导体集成电路螺旋电感，其特征在于，所述半导体集成电路螺旋电感的中心引出线从所述多晶衬垫层上与所述钨金属墙的螺旋中心端对应位置处，竖直通过各层介质层和金属布线层，从顶层金属布线层引出。

4.根据权利要求3所述的半导体集成电路螺旋电感，其特征在于，所述中心引出线引出时其路径下方的最外层介质层中的钨金属墙被去掉，且除所述顶层金属布线层外的各层金属布线层上与钨金属墙对应的螺旋状区域中，各螺旋层与所述中心引出线之间均不相连。

5.根据权利要求1所述的半导体集成电路螺旋电感，其特征在于，各层金属布线层上与所述钨金属墙对应的螺旋状区域中，各个螺旋层之间至少有两个螺旋层互连。