CN106298678A - 一种控制栅耦合系数的提升方法 - Google Patents
一种控制栅耦合系数的提升方法 Download PDFInfo
- Publication number
- CN106298678A CN106298678A CN201610704354.3A CN201610704354A CN106298678A CN 106298678 A CN106298678 A CN 106298678A CN 201610704354 A CN201610704354 A CN 201610704354A CN 106298678 A CN106298678 A CN 106298678A
- Authority
- CN
- China
- Prior art keywords
- layer
- floating gate
- mask layer
- gate layer
- improving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000007667 floating Methods 0.000 claims abstract description 88
- 238000002955 isolation Methods 0.000 claims abstract description 16
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 12
- 230000008021 deposition Effects 0.000 claims abstract description 10
- 230000003647 oxidation Effects 0.000 claims abstract description 5
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 14
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 claims description 6
- 229910052681 coesite Inorganic materials 0.000 claims description 6
- 229910052593 corundum Inorganic materials 0.000 claims description 6
- 229910052906 cristobalite Inorganic materials 0.000 claims description 6
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- 229910052682 stishovite Inorganic materials 0.000 claims description 6
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 claims description 6
- 229910052905 tridymite Inorganic materials 0.000 claims description 6
- 229910001845 yogo sapphire Inorganic materials 0.000 claims description 6
- 238000002360 preparation method Methods 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 4
- 230000003139 buffering effect Effects 0.000 claims description 4
- 239000007788 liquid Substances 0.000 claims description 4
- 238000006396 nitration reaction Methods 0.000 claims description 4
- 150000004767 nitrides Chemical class 0.000 claims description 3
- 238000000151 deposition Methods 0.000 abstract description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 239000013039 cover film Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000010408 film Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明提供了一种控制栅耦合系数的提升方法，包括：提供一具有深阱区的半导体衬底，并且在半导体衬底表面沉积有隧穿氧化层、第一浮栅层和掩膜层；然后，在掩膜层、第一浮栅层、隧穿氧化层、深阱区和部分半导体衬底中刻蚀出深沟槽；在深沟槽中填充氧化介质；去除掩膜层，得到被氧化介质围成的且顶部具有开口的掩膜层空位；在掩膜层空位中沉积第二浮栅层，使得第一浮栅层和第二浮栅层紧密接触，掩膜层空位中的第一浮栅层和第二浮栅层构成最终的浮栅结构；刻蚀深沟槽中填充的部分氧化介质，剩余的氧化介质的顶部不低于隧穿氧化层的顶部；在浮栅结构的表面和侧壁制备ONO结构。
Description
技术领域
本发明涉及半导体技术领域，具体涉及一种控制栅耦合系数的提升方法。
背景技术
快闪存储器(Flash memory)是当前最常用的非易失存储器，已经被广泛使用，它是一种非常重要的半导体器件。
叠栅结构是flash器件一类经典结构，浮栅与控制栅之间是用介质层IPD(inter-poly dielectric)来隔离的，目前常用的是氧化硅/氮化硅/氧化硅(ONO)叠层，浮栅(FG)上的电压是通过IPD电容耦合得到，控制栅耦合系数GCR(Gate Coupling Ratio)是个很重要的参数，在同样的控制栅(CG)电压下，GCR越大，表示加到浮栅的电压越大，因此可以更有效的实现存储单元的编程和擦除操作。
因此，研究如何提高控制栅耦合系数来增加施加到浮栅的电压是十分重要的。
发明内容
为了克服以上问题，本发明旨在提供一种控制栅耦合系数的提升方法，从而提高控制栅到浮栅的电压。
为了达到上述目的，本发明提供了一种控制栅耦合系数的提升方法，包括：
步骤01：提供一具有深阱区的半导体衬底，并且在半导体衬底表面沉积有隧穿氧化层、第一浮栅层和掩膜层；然后，在掩膜层、第一浮栅层、隧穿氧化层、深阱区和部分半导体衬底中刻蚀出深沟槽；
步骤02：在所述深沟槽中填充氧化介质；
步骤03：去除掩膜层，得到被氧化介质围成的且顶部具有开口的掩膜层空位；
步骤04：在掩膜层空位中沉积第二浮栅层，使得第一浮栅层和第二浮栅层紧密接触，掩膜层空位中的第一浮栅层和第二浮栅层构成最终的浮栅结构；
步骤05：刻蚀所述深沟槽中填充的部分氧化介质，剩余的氧化介质的顶部不低于所述隧穿氧化层的顶部；
步骤06：在浮栅结构的表面和侧壁制备ONO结构。
优选地，所述步骤01和所述步骤02之间，还包括：对所述掩膜层的侧壁进行回刻，使得位于第一浮栅层上表面的掩膜层形成梯形图案。
优选地，在所述回刻之前，还包括在所述深沟槽侧壁沉积衬垫层。
优选地，所述步骤04中，所述第二浮栅层的形状与所述掩膜层的形状相同且为梯形图案；所述步骤05中，经刻蚀后，所述浮栅结构中的第二浮栅层顶部比所述步骤04中的第二浮栅层顶部更窄。
优选地，所述步骤04具体包括：在掩膜层空位中和氧化介质表面沉积第二浮栅层材料；然后，经研磨去除氧化介质表面的第二浮栅层材料，以在掩膜层空位中形成第二浮栅层。
优选地，所述步骤03中，采用热磷酸去除掩膜层。
优选地，所述第一浮栅层的材料和所述第二浮栅层的材料相同。
优选地，所述步骤05中，采用缓冲刻蚀液来进行刻蚀。
优选地，所述ONO结构的制备包括：首先，在浮栅结构的表面和侧壁沉积底层氧化层；然后，在底层氧化层上沉积氮化层；接着，在氮化层上沉积顶层氧化层；其中，所述底层氧化层的材料为Al2O3、Ta2O5或SiO2；和/或所述顶层氧化层的材料为Al2O3、Ta2O5或SiO2。
优选地，所述步骤06之后，还包括：在ONO结构的表面沉积控制栅材料，并且图案化控制栅材料，以形成控制栅。
本发明核心方法是将原来要牺牲掉的掩膜层利用起来，转变成浮栅的一部分，使浮栅的高度增加，从而增加浮栅和控制栅间的耦合面积，进一步增加控制栅的耦合系数。
附图说明
图1为本发明的一个较佳实施例的控制栅耦合系数的提升方法的流程示意图
图2-9为本发明的一个较佳实施例的控制栅耦合系数的提升方法的各制备步骤示意图
具体实施方式
为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
以下结合附图1-9和具体实施例对本发明作进一步详细说明。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
请参阅图1，本实施例的控制栅耦合系数的提升方法，其包括：
步骤01：请参阅图2，提供一具有深阱区2的半导体衬底1，并且在半导体衬底1的深阱区2表面沉积有隧穿氧化层3、第一浮栅层4和掩膜层5；然后，在掩膜层5、第一浮栅层4、隧穿氧化层3、深阱区2中刻蚀出深沟槽；
具体的，半导体衬底1可以但不限于为硅衬底。深阱区2的制备可以采用离子注入来完成；第一浮栅层4的材料可以为无掺杂多晶硅，掩膜层5的材料可以为氮化硅；第一浮栅层4的厚度可以为掩膜层5的厚度可以为较佳的，第一浮栅层4的厚度为掩膜层5的厚度可以为此外，半导体衬底1的深沟槽的两侧向外还具有***区域。这里的深阱区可以为N型深阱区，所描述的半导体衬底为快闪存储器区域的半导体衬底。
步骤02：请参阅图3和4，在深沟槽中填充氧化介质7；
具体的，请参阅图3，首先，在深沟槽侧壁沉积衬垫层6；然后，对掩膜层5的侧壁进行回刻，使得位于第一浮栅层4上表面的掩膜层5形成梯形图案；请参阅图4，接着，在深沟槽中沉积氧化介质7，并且采用化学机械研磨工艺来平坦化氧化介质7表面，使得氧化介质7表面与掩膜层6表面齐平。
步骤03：请参阅图5，去除掩膜层5，得到被氧化介质7围成的且顶部具有开口的掩膜层空位Q；
具体的，可以采用热磷酸去除掩膜层5，热磷酸的浓度为80～90％。如图5所示，掩膜层空位Q是指周围被氧化介质7所围成的且顶部开口的空腔。
步骤04：请参阅图6和图7，在掩膜层空位中沉积第二浮栅层8，使得第一浮栅层4和第二浮栅层8紧密接触，掩膜层空位Q中的第一浮栅层4和第二浮栅层8构成最终的浮栅结构；这里需要说明的是，图中最外侧的两个深沟槽的外侧上方所形成的第二浮栅层8和第一浮栅层4不作为浮栅结构的一部分，最终的浮栅结构是由最外侧的深沟槽内侧区域上方所形成的第一浮栅层4和第二浮栅层8构成，请结合图5，也即是空腔Q内的第二浮栅层8以及空腔Q下方的第一浮栅层4构成最终的浮栅结构。
具体的，请参阅图6，在掩膜层空位中和氧化介质7表面沉积第二浮栅层8的材料；然后，请参阅图7，可以但不限于经化学机械研磨去除氧化介质7表面的第二浮栅层8的材料，以在掩膜层空位中形成第二浮栅层8。第一浮栅层4的材料和第二浮栅层8的材料相同，均可以为无掺杂多晶硅。这里，请结合图5，位于空腔Q内的第二浮栅层8的形状与掩膜层5的形状相同且为梯形图案。
步骤05：请参阅图8，刻蚀深沟槽中填充的部分氧化介质7，剩余的氧化介质7的顶部不低于隧穿氧化层3的顶部；
具体的，采用缓冲刻蚀液来进行刻蚀。如果深沟槽之外还有其它功能区可能遭受到缓冲刻蚀液的刻蚀，可以采用掩膜例如光刻胶将不需要刻蚀的区域保护起来。经刻蚀后，浮栅结构中的第二浮栅层8顶部比步骤04中的第二浮栅层8部更窄。
步骤06：请参阅图9，在浮栅结构的表面和侧壁制备ONO结构9。
具体的，ONO结构9即为氧化层-氮化层-氧化层结构，其制备包括：首先，在浮栅结构的表面和侧壁沉积底层氧化层；然后，在底层氧化层上沉积氮化层；接着，在氮化层上沉积顶层氧化层；其中，氮化层可以为氮化硅层；底层氧化层的材料可以为Al2O3、Ta2O5或SiO2；和/或顶层氧化层的材料可以为Al2O3、Ta2O5或SiO2。
步骤06之后，还包括：在ONO结构的表面沉积控制栅材料，并且图案化控制栅材料，以形成控制栅。
虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
Claims (10)
1.一种控制栅耦合系数的提升方法，其特征在于，包括：
步骤01：提供一具有深阱区的半导体衬底，并且在半导体衬底表面沉积有隧穿氧化层、第一浮栅层和掩膜层；然后，在掩膜层、第一浮栅层、隧穿氧化层、深阱区和部分半导体衬底中刻蚀出深沟槽；
步骤02：在所述深沟槽中填充氧化介质；
步骤03：去除掩膜层，得到被氧化介质围成的且顶部具有开口的掩膜层空位；
步骤04：在掩膜层空位中沉积第二浮栅层，使得第一浮栅层和第二浮栅层紧密接触，掩膜层空位中的第一浮栅层和第二浮栅层构成最终的浮栅结构；
步骤05：刻蚀所述深沟槽中填充的部分氧化介质，剩余的氧化介质的顶部不低于所述隧穿氧化层的顶部；
步骤06：在浮栅结构的表面和侧壁制备ONO结构。
2.根据权利要求1所述的提升方法，其特征在于，所述步骤01和所述步骤02之间，还包括：对所述掩膜层的侧壁进行回刻，使得位于第一浮栅层上表面的掩膜层形成梯形图案。
3.根据权利要求2所述的提升方法，其特征在于，在所述回刻之前，还包括在所述深沟槽侧壁沉积衬垫层。
4.根据权利要求2所述的提升方法，其特征在于，所述步骤04中，所述第二浮栅层的形状与所述掩膜层的形状相同且为梯形图案；所述步骤05中，经刻蚀后，所述浮栅结构中的第二浮栅层顶部比所述步骤04中的第二浮栅层顶部更窄。
5.根据权利要求1所述的提升方法，其特征在于，所述步骤04具体包括：在掩膜层空位中和氧化介质表面沉积第二浮栅层材料；然后，经研磨去除氧化介质表面的第二浮栅层材料，以在掩膜层空位中形成第二浮栅层。
6.根据权利要求1所述的提升方法，其特征在于，所述步骤03中，采用热磷酸去除掩膜层。
7.根据权利要求1所述的提升方法，其特征在于，所述第一浮栅层的材料和所述第二浮栅层的材料相同。
8.根据权利要求1所述的提升方法，其特征在于，所述步骤05中，采用缓冲刻蚀液来进行刻蚀。
9.根据权利要求1所述的提升方法，其特征在于，所述ONO结构的制备包括：首先，在浮栅结构的表面和侧壁沉积底层氧化层；然后，在底层氧化层上沉积氮化层；接着，在氮化层上沉积顶层氧化层；其中，所述底层氧化层的材料为Al2O3、Ta2O5或SiO2；和/或所述顶层氧化层的材料为Al2O3、Ta2O5或SiO2。
10.根据权利要求1-9任意一项所述的提升方法，其特征在于，所述步骤06之后，还包括：在ONO结构的表面沉积控制栅材料，并且图案化控制栅材料，以形成控制栅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610704354.3A CN106298678A (zh) | 2016-08-22 | 2016-08-22 | 一种控制栅耦合系数的提升方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610704354.3A CN106298678A (zh) | 2016-08-22 | 2016-08-22 | 一种控制栅耦合系数的提升方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN106298678A true CN106298678A (zh) | 2017-01-04 |
Family
ID=57662321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610704354.3A Pending CN106298678A (zh) | 2016-08-22 | 2016-08-22 | 一种控制栅耦合系数的提升方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106298678A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107887390A (zh) * | 2017-11-09 | 2018-04-06 | 上海华力微电子有限公司 | 一种改善闪存单元的工艺集成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294595A (ja) * | 2006-04-24 | 2007-11-08 | Toshiba Corp | 不揮発性半導体メモリ |
| US20090075443A1 (en) * | 2007-09-13 | 2009-03-19 | Chia-Che Hsu | Method of fabricating flash memory |
| CN103187258A (zh) * | 2011-12-30 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 浮栅制造过程中氮化硅层的去除方法 |
-
2016
- 2016-08-22 CN CN201610704354.3A patent/CN106298678A/zh active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294595A (ja) * | 2006-04-24 | 2007-11-08 | Toshiba Corp | 不揮発性半導体メモリ |
| US20090075443A1 (en) * | 2007-09-13 | 2009-03-19 | Chia-Che Hsu | Method of fabricating flash memory |
| CN103187258A (zh) * | 2011-12-30 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 浮栅制造过程中氮化硅层的去除方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN107887390A (zh) * | 2017-11-09 | 2018-04-06 | 上海华力微电子有限公司 | 一种改善闪存单元的工艺集成方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI473210B (zh) | 具有高ｋ介電質及金屬閘極之非依電性記憶體胞元 | |
| US7696554B2 (en) | Flash memory device | |
| CN102800689B (zh) | 非易失性存储器件及其制造方法 | |
| CN104716098B (zh) | 闪存的制作方法 | |
| CN109244075A (zh) | 3d存储器件的制造方法 | |
| CN106129008A (zh) | 快闪存储器的形成方法 | |
| TWI242264B (en) | Nonvolatile memories with a floating gate having an upward protrusion | |
| CN104851886A (zh) | 分栅式存储器件及其制造方法 | |
| CN106206598A (zh) | 分栅式闪存器件制造方法 | |
| CN109244076A (zh) | 3d存储器件 | |
| CN105977259B (zh) | 分栅式快闪存储器的版图、掩膜版及制造方法 | |
| TWI396251B (zh) | 用於改善半導體裝置中之平台寬度之系統及方法 | |
| CN109979818A (zh) | 具有具不同特征尺寸的图案的半导体装置及其制造方法 | |
| CN105576016B (zh) | 栅极结构、其制作方法及闪存器件 | |
| CN107591408B (zh) | 一种3d nand闪存结构及其制作方法 | |
| CN105118866B (zh) | 浮栅型闪存结构及其制备方法 | |
| CN106298678A (zh) | 一种控制栅耦合系数的提升方法 | |
| CN105140301B (zh) | 浮栅型闪存结构及其制备方法 | |
| CN104217986A (zh) | 浅沟槽隔离结构的制作方法和nand闪存的制作方法 | |
| CN110289260A (zh) | 闪存的制造方法、闪存储器及光罩掩膜版 | |
| CN104517849B (zh) | 快闪存储器的形成方法 | |
| US7214589B2 (en) | Flash memory cell and methods for fabricating same | |
| CN106158613A (zh) | 一种提高浮栅器件电子保持性的方法及浮栅结构 | |
| CN104916591A (zh) | 半导体器件的制造方法 | |
| KR100880341B1 (ko) | 플래시 메모리 소자의 소자 분리막 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20170104 |