CN106169465B - 绝缘体上半导体构造中的电熔丝 - Google Patents
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- 239000012212 insulator Substances 0.000 title claims abstract description 35
- 238000010276 construction Methods 0.000 title abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 162
- 238000000034 method Methods 0.000 claims abstract description 69
- 230000008569 process Effects 0.000 claims abstract description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 40
- 239000010703 silicon Substances 0.000 claims description 40
- 239000000463 material Substances 0.000 claims description 37
- 230000005669 field effect Effects 0.000 claims description 34
- 125000006850 spacer group Chemical group 0.000 claims description 20
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 34
- 238000004519 manufacturing process Methods 0.000 description 26
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 20
- 239000000758 substrate Substances 0.000 description 19
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 10
- 239000000377 silicon dioxide Substances 0.000 description 10
- 238000005516 engineering process Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 8
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 8
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N hydrofluoric acid Substances F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- 239000011248 coating agent Substances 0.000 description 5
- 238000000576 coating method Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 5
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 4
- 229910052799 carbon Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 238000000137 annealing Methods 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 229910000449 hafnium oxide Inorganic materials 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 229910017083 AlN Inorganic materials 0.000 description 2
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 2
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- 238000003723 Smelting Methods 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000002210 silicon-based material Substances 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910019142 PO4 Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- NRCKPUWWRHKANR-UHFFFAOYSA-N [O].[N].[Si].[Hf] Chemical compound [O].[N].[Si].[Hf] NRCKPUWWRHKANR-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000003466 anti-cipated effect Effects 0.000 description 1
- CFJRGWXELQQLSA-UHFFFAOYSA-N azanylidyneniobium Chemical compound [Nb]#N CFJRGWXELQQLSA-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- SKKMWRVAJNPLFY-UHFFFAOYSA-N azanylidynevanadium Chemical compound [V]#N SKKMWRVAJNPLFY-UHFFFAOYSA-N 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 208000002173 dizziness Diseases 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 229910000154 gallium phosphate Inorganic materials 0.000 description 1
- LWFNJDOYCSNXDO-UHFFFAOYSA-K gallium;phosphate Chemical compound [Ga+3].[O-]P([O-])([O-])=O LWFNJDOYCSNXDO-UHFFFAOYSA-K 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910017464 nitrogen compound Inorganic materials 0.000 description 1
- 230000001151 other effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000009738 saturating Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- -1 transition metal nitride Chemical class 0.000 description 1
- 229910000314 transition metal oxide Inorganic materials 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/62—Protection against overvoltage, e.g. fuses, shunts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
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Abstract
本发明涉及绝缘体上半导体构造中的电熔丝，具体涉及一种形成具有熔丝的半导体装置的方法，包括：提供绝缘体上半导体(SOI)结构，其中该绝缘体上半导体结构包括绝缘层以及形成于该绝缘层上的半导体层；形成增高半导体区于该半导体层上并邻近该半导体层的中间部分；执行硅化制程于该半导体层的该中间部分及该增高半导体区，以形成硅化半导体层及硅化增高半导体区。
Description
技术领域
本发明是关于集成电路(integrated circuit)，尤其关于绝缘体上半导体(SOI)装置，更尤其是关于形成在绝缘体上半导体构造中的电熔丝。
背景技术
形成于半导体晶圆上的集成电路通常包括大量的电路元件以构成电子电路。除了主动装置例如是场效应晶体管或/及双极晶体管，集成电路可包括被动元件例如电阻、电导及/或电容。特别是在制造复杂集成电路过程中使用的CMOS技术，数以百万计的晶体管，也就是N沟道晶体管与P沟道晶体管，是形成在具有晶化半导体层的衬底上。
场效应晶体管，不论是就N沟道晶体管或是P沟道晶体管而言，通常包括所谓的PN接点是透过高掺杂区域的介面形成，称之为漏极及源极区，以及微掺杂或是非掺杂区域如沟道区，设置在高掺杂区之间。于场效应晶体管中，沟道区的导电性，也就是导电沟道的驱动电流能力，是由邻近沟道区并由薄绝缘层隔离开的栅极电极所控制。沟道区的导电性，由于适当控制电压施加到栅极电极所形成的导电沟道，除了其它因素外，取决于掺杂物浓度、电荷载体的流动性、在沟道区于晶体管宽度方向上给定的延伸，以及源极与漏极之间的距离，又称为沟道长度。因此，于施加控制电压到栅极电极时，结合快速制造导电沟道于绝缘层下的能力，沟道区的导电性实质上影响MOS晶体管的性能。因此，当制造沟道的速度，其取决于栅极电极的导电性，而沟道电阻实质上影响晶体管特征，沟道长度的比例(scaling)在促使集成电路操作速度的增加上是为主要的设计条件。
为了改善产品良率，已发展技术如修剪(trimming)或电性排除已不再运作的电路块。此项技术特别运用于内存阵列的制程，其透过将多余电路块整合到主要集成电路中，并在缺陷电路部分被侦测到时被制动。换句话说，此缺陷电路块可透过熔断熔丝或一组熔丝被修剪或电性排除，此些熔丝可在开启形态下电性切断缺陷块与主电路的连接。因此，即便是在芯片已经制作完成后，在以动态方式将集成电路重新程式化也变得有可能。
电熔丝(e-fuses；于此熔丝或电熔丝是可交替使用)可被用于复杂集成电路如重要机制以允许改变特定电路部分的性能，以因应其他电路部分的性能。例如，在制程完成之后及/或使用半导体装置时，当特定主要的电路部分不再符合相应的性能要求时，藉此要求调整特定主要的电路部分，如重新调整内部电压供应，藉此重新调整整体电路速度或其他。
一旦要求提供所需的电路调整时，半导体装置中装设的电熔丝即代表可被制动的电子开关。因此，电熔丝可被视为具有高电阻状态，其通常代表可程式化状态，或是具有低电阻状态，其代表电熔丝非可程式化状态。由于电熔丝在整个集成电路的表现上具有显著影响，因此必须保证其可程式化及非可程式化状态下的可靠侦测。此外，考量到由于一般而言这些电熔丝在半导体装置寿命周期上仅可被制动一次，必须有相对应的程式化行为以确保产生所需要的电熔丝可程式状态，以提供装置操作寿命周期良好的定义条件。
电熔丝的可程式化通常牵涉到电压脉冲的应用，其反过来感应足够电流密度的电流脉冲以促使熔丝特定部分的永久变化。因此，熔丝的电性表现及用以提供电流与电压给熔丝的相对应导体必须被精准地定义以获取熔丝可靠的可程式状态。为此目的，多晶硅(polysilicon)习知上用于熔丝体，例如与金属硅化物(metal silicide)结合，在电流脉冲导致的电迁移效应(electromigration effects)并结合其他效应如显著的热产生，可能导致永久线劣质化，使熔丝体产生高欧姆(high-ohmic)状态。
然而，在急剧降低尺寸过程中，举例来说，在低于28纳米或更甚低于22纳米时，就超大规模集成(Very Large Scale Integrated,VLSI)电路CMOS技术而言，习知电熔丝的制作证明实为非常复杂且具有高失败风险。此外，习知制作电熔丝需要相对大的区域，而电熔丝在后端制程(back end-of-line,Beol)堆迭中会受限于相对高电流的需求以将熔丝熔断。更甚者，习知制作电熔丝的制程不容易被整合在制作具有高K值金属栅极(High-KMetal Gate,HKMG)晶体管装置的全空乏(fully depleted)绝缘体上半导体装置的制程中。
因此，本发明提供一种制作电熔丝的方法，更容易整合至先进的超大规模集成CMOS制程中，并提供具有简易设计及相较于习知更为可靠操作的电熔丝。
发明内容
下文介绍简化的发明内容，用以对本发明的若干态样有基本的了解。本摘要不是本发明的详尽概观。目的在于识别本发明的主要或关键组件，或叙述本发明的范畴。其唯一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。
一种形成具有熔丝的半导体装置的方法，包括：提供绝缘体上半导体(Semiconductor-on-insulater,SOI)结构，其中该绝缘体上半导体结构包括绝缘层以及形成于该绝缘层上的半导体层(如包括或由硅组成)；形成增高半导体区(例如包括或由硅或硅锗组成)于该半导体层上并邻近该半导体层的中间部分；执行硅化制程于该半导体层的该中间部分及该增高半导体区，以形成(例如全部的)硅化半导体层及硅化增高半导体区。于绝缘层上的硅化半导体层功能如熔丝，其与硅化增高半导体区接触。
另一示例为一种形成具有熔丝及场效应晶体管(FET)的半导体的方法，包括下列步骤，尤其是根据引述次序执行：形成隔离区在具有半导体层的绝缘体上半导体(SOI)结构中，藉由该隔离区的区隔以定义出熔丝区域及场效应晶体管区域；于该熔丝区域中，形成第一掩模层于该绝缘体上半导体结构上，以仅覆盖该绝缘体上半导体结构的该半导体层；于该场效应晶体管区域中，形成栅极结构及侧壁间隔物于该栅极结构的侧壁；于该熔丝区域中，形成第二掩模层于该第一掩模层(同时曝露其部分)及该半导体层的中间部分；移除该第一掩模层中被该第二掩模层暴露的部分；形成增高半导体区于该半导体层上并邻近该半导体层的该中间部分，并同时保留该第二掩模层；于该场效应晶体管区域形成增高源极及漏极区；移除该第二掩模层；以及硅化该增高半导体区、该熔丝区域中的该半导体层的该中间部分、及该场效应晶体管区域中的该增高源极及漏极区。该半导体层的该中间部分可在硅化过程中被完全硅化。
更进一步，提供一种包括熔丝与场效应晶体管的半导体装置。熔丝形成在绝缘体上半导体晶圆的第一区域，而场效应晶体管形成于由隔离区所区隔的该绝缘体上半导体晶圆的第二区域。该绝缘体上半导体结构包括位在绝缘层上的半导体层。绝缘体上半导体结构更包括，在该第一区域中，该半导体层的硅化(例如完全硅化)部分及其连接的硅化增高半导体区。绝缘体上半导体结构于该第二区域中更包括：包括部分该半导体层的沟道区、形成于该沟道区上的介电层、形成于该介电层上的栅极结构以及硅化增高源极及漏极区。
除此之外，根据示例实施例，半导体装置包括电熔丝，其由包括硅并形成在绝缘层上的半导体层的全硅化部分形成且连接第一硅化增高半导体层及第二硅化增高半导体层，该第一硅化增高半导体层形成于该半导体层的第一非硅化部分上，该第二硅化增高半导体层形成于该半导体层的第二非硅化部分上。
上述实施例中，增高半导体层区的厚度超过半导体层的中间部分的厚度(及，例如，所提供SOI结构的整个半导体层的厚度)。
附图说明
本发明借由附图的图标中的实施例予以描述，而非限制，其中相同的附图标记意指类似组件，以及其中：
图1a至1f根据示例性具体实施例示意性描述一种包括电熔丝的半导体装置的制造方法；以及
图2a至2g根据示例性具体实施例示意性描述一种包括电熔丝及场效应晶体管的半导体装置的制造方法
符号说明
10、100：衬底
11、19：绝缘层
12、102：半导体层
13、110、110’：隔离区
14、15：掩模层
16：硅或硅锗材料
17：硅化半导体层
18：硅化硅或硅锗材料
18’：断开的硅化半导体层
20：接触
101：隐埋氧化物层
103：氧化掩模层
104：硬掩模
120：增高半导体区
130、230、240：硅化区域
200：场效应晶体管
201：高k值介电层
202：工函数调整层
203：金属栅极层
204：多晶硅层
205：侧壁间隔物
206：覆盖层
220：增高源极及漏极区。
具体实施方式
下面说明本发明的各个描述性具体实施例。为了清楚，本说明书未说明实际实现的所有特征。当然，将领会的是，在开发任何此类实际具体实施例时，可施作许多特定实现的决策以达成开发者的目的，如符合***相关和商务相关限制条件之类，此将随不同实现而变。再者，将领会的是，此类开发上的努力可能复杂且耗时，但对于具有本发明利益的所属领域具有普通技术者而言，将是例行工作。
以下描述之实施例提供足够的细节让所属领域具有普通技术者能了解并具体实施本发明。理应了解的是，基于本发明，亦可得出其他实施例，以及在本发明的范围下得出其他***、结构、制程或机械性的改变。于以下描述中，组件符号相关的细节是用以使完整了解本发明。然而，清楚明了的是，本发明的实施例可在没有这些特定细节的情形下实施。为避免混淆本发明，某些习知的电路、***型态、结构型态及制程步骤等将不以细节加以说明。
现将引用附图说明本发明。图式中所示意的各种结构、***及装置其目的仅在于说明而非为了以所属领域技术人员所熟知的细节混淆本发明。虽然如此，仍含括附图以说明并且解释本揭示的描述性实施例。应该理解并且解读本文的用字及词组与所属相关领域的技术人员所理解的用字及词组具有兼容的意义。术语或词组的特殊定义，亦即，有别于所属领域技术人员所理解的普通或惯用意义的定义，用意是要藉由本文对于术语或词组的一致性用法予以隐喻。就术语或词组用意在于具有特殊意义，亦即，不同于所属领域技术人员所理解的术语或词组，的方面来说，此特殊定义应在说明书中以直接并且明确提供术语或词组特殊定义的明确方式予以清楚提出。
一般而言，在此描述的是形成电熔丝(尤其是形成电熔丝与N沟道晶体管及/或P沟道晶体管)的制造技术与半导体装置。制造技术可整合于CMOS制程中。对具有此领域技术人员而言，于阅读完本说明书后容易了解到，本方法可应用于多种类技术，如NMOS、PMOS、CMOS等，且原则上容易应用于多种类装置包括，但不限于，逻辑装置、内存装置等。于此描述的技术与技巧可被运用于制作MOS集成电路装置，包括NMOS集成电路装置、PMOS集成电路装置及CMOS集成电路装置。特别是，于此描述的制程步骤可与任何形成集成电路栅极结构的半导体装置制程结合，其中集成电路包括平面及非平面集成电路。虽然MOS普遍指的是具有金属栅极电极及氧化栅极绝缘体的装置，但在此全文中的MOS是指任何包括设置在栅极绝缘体(无论为氧化物或其他绝缘体)上的导电栅极电极(无论为金属或其他导电材料)的半导体装置，而栅极绝缘体设置在半导体衬底上。同样地，绝缘体上半导体结构于此也不限制在形成于绝缘层上的硅层。
以下，将同时搭配图1a至1f与图2a至2g，示例性描述根据本发明的一种具有电熔丝的半导体装置的制造方法。
如图1a所示，提供一种绝缘体上硅(silicon-on-insulator)结构，例如，全空乏型(Fully Depleted)绝缘体上硅(FDSOI)结构，包括衬底10、绝缘层11与半导体层12。衬底10可为半导体衬底。半导体衬底可为硅衬底，特别是单晶硅(single crystal silicon)衬底。其他材料也可用于形成半导体衬底，例如，锗(germanium)、硅锗(silicon germanium)、磷酸镓(gallium phosphate)、砷化镓(gallium arsenide)等。绝缘层11形成在衬底10上。绝缘层11可为隐埋氧化物(buried oxide,BOX)层，例如包括二氧化硅、氮化硅或其他合适材料。特别是，具有厚度范围在10至30纳米的薄层或超薄的隐埋氧化物层11可形成在衬底10上。
半导体层12形成于隐埋氧化物层11上。半导体层12可包括任何合适的半导体材料如硅、硅/锗、硅/碳、其他II-VI或III-V族半导体组成等。半导体层可包括大量的硅，其由于近几十年来发展良好的制程技术及硅材料可取度的增加，使得高整合密度的半导体装置可以硅为基础被大量制造。然而其他合适的半导体材料也可被使用，如包含其他等电子(iso-electronic)组成的硅基(silicon-based)材料，如锗、碳等。以下，将假定半导体层12包括硅。然而不言而喻，本发明并不限制于此种材料选择。半导体层12形成于隐埋氧化物层11上并具有厚度范围在5至30纳米，例如为10至20纳米。
用以形成电熔丝所指定的区域，举例来说，是由隔离区13所定义，隔离区13为浅沟渠隔离(shallow trench isolation,STI)的形式。隔离区13将形成电熔丝的指定区域与用以形成N沟道及P沟道晶体管装置的区域分隔开来。事实上，于此描述形成电熔丝的方法可被整合于形成具有场效应晶体管的集成电路的整体制程流程中(参考以下对应图2a至2g的描述)。
根据所示范例，电熔丝的制作是整合在全空乏型SOI场效应晶体管的制程中，特别是在超薄BOX(UTBOX)结构上。形成电熔丝的制程可于场效应晶体管的侧壁间隔物于另一区域完成后再开始。例如，在场效应晶体管的制造过程中，将用以形成电熔丝的指定区域总是以掩模层14保护，直到场效应晶体管的侧壁间隔物完成为止。掩模层14可包括或是由氧化材料，如SiO2形成。在形成场效应晶体管栅极堆迭时所涉及的形成及蚀刻多层的步骤中(如沉积高K值材料、金属材料、多晶硅材料及图案化栅极堆迭与侧壁间隔物层)时，以掩模层14保护半导体层12为关键。
在如图1b所示的制造阶段中，另一掩模层15形成于掩模层14上。此另一掩模层15可由氮化物材料如SiN形成，以保护用以形成电熔丝的指定区域的中间部分，防止在形成场效应晶体管的增高源极及漏极区时所使用的硅或硅锗材料的沉积。另一方面，邻近掩模层15，掩模层14例如是透过高频预清洁(HF pre-clean)步骤被移除，以在邻近图案化硬掩模层15指定用以形成电熔丝的区域中允许硅或硅锗区域的适当形成。举例来说，硅或硅锗层的厚度范围为20至40纳米，其可透过外延成长(epitaxial growth)形成于暴露的半导体层12上。
于形成硅或硅锗材料16之后，如图1c所示，将掩模层15移除。掩模层15的移除可透过反应性离子蚀刻(reactive ion etching,RIE)的磷酸(H3PO4)剥离，其蚀刻终止于下方(例如为二氧化硅SiO2)掩模层14。
在如图1d所示的制造步骤中，掩模层14已被移除，且半导体层12与沉积的硅或硅锗材料16的上部分同时被硅化以形成硅化半导体层17与硅化硅或硅锗材料18。举例来说，硅化作用(Silicidation)可透过在半导体层12及沉积的硅或硅锗材料16的表面上沉积镍铂(NiPt)、镍(Ni)或钴(Co)层，并执行本领域习知的一或多道热退火制程。
在如图1e所示的制造阶段中，在图1d所示结构上形成绝缘层19。绝缘层19可藉由电浆富化氮化沉积(plasma enriched nitride deposition)形成。接触20形成于硅化半导体层17两边的增高硅化硅或硅锗材料层18上。形成接触20之后，超薄电熔丝即完成并可用于烧机(burn-in)。硅化硅或硅锗材料层18(硅化接触)具有低电阻，藉此增进电熔丝烧机的电流。烧机步骤后的电熔丝绘示于图1f中。电流透过接触20施加到硅化半导体层17。电流已部分熔化或烧掉硅化半导体层17，因此产生断开的硅化半导体层18’。由于此断开的硅化半导体层18’，电熔丝变为高电阻状态。
图2a至2g说明根据本发明将电熔丝制程整合于场效应晶体管制程之另一示例。如图2a所示，提供一种FDSOI结构，具有衬底100、超薄隐埋氧化物(BOX)层101其例如具有厚度范围10至30纳米、及超薄半导体层102其例如具有厚度范围10至20纳米。衬底100可为硅衬底，特别是单晶硅(single crystal silicon)衬底。其他材料也可用于形成衬底100，例如，锗、硅锗、磷酸镓、砷化镓等。隐埋氧化物层101，例如包括二氧化硅、氮化硅或任何其他合适材料。
形成于隐埋氧化物层101上的半导体层102可包括任何合适的半导体材料如硅、硅/锗、硅/碳、其他II-VI或III-V族半导体组成等。半导体层可包括大量的硅，或其他合适的半导体材料，如包含其他等电子组成的硅基材料，如锗、碳等。以下，将假定半导体层102包括硅，然并不限定于此种材料选择。
用以形成电熔丝所指定的区域，举例来说，是由隔离区110如浅沟渠隔离(STI)所定义，其可藉由习知的适当光刻技术形成(见图2b)。在如图2c所示的制造阶段中，非SOI(No-SOI)区域形成，其中半导体层102与隐埋氧化物层101被移除。
在形成I/O或LDMOS装置及其他非场效应晶体管装置(如二极体、双极性结型晶体管)时，形成此非SOI区域是必要的。举例来说，如电容或电阻的被动装置可形成在此非SOI区域中。此非SOI区域可在沉积并图案化氮化硅掩模，接续实施反应性离子蚀刻后形成。根据实际设计，此非SOI区域可或可不包括部分邻接的隔离区110’。在图2c中非SOI区域的左手边及其附近，可提供标准的SOI区域。
用以形成电熔丝所指定的区域是被定义在隔离区110’及110之间。尤其是，如图2c右手边的隔离区110用以区隔指定形成电熔丝的区域以及指定形成场效应晶体管的区域。以下制造阶段中，仅绘示由隔离区所分隔的指定形成电熔丝的区域以及指定形成场效应晶体管的区域。
在如图2d所示的制造阶段中，在指定形成场效应晶体管的区域形成场效应晶体管200。于图2d所示形成场效应晶体管200的制造步骤中，半导体层102上指定形成电熔丝的区域是由氧化掩模层103(如二氧化硅层103)所保护，如图1a实施例中所描述的。
图2d中的场效应晶体管200可根据以下描述形成，其可为N沟道或P沟道场效应晶体管具有适当掺杂沟道区域形成于半导体层102
中，。高k值介电层201、功函数调整层202、金属栅极层203及多晶硅层204可依序形成。此外，覆盖层206，其可包括氧化硅材料并具有厚度范围从10至100纳米，例如为20至50纳米，可形成于多晶硅层204上。这些层堆迭被蚀刻以提供如图2d所示的栅极结构。
高k值介电层201，k例如大于5，可包括过渡金属氧化物，如氧化铪(hafniumoxide)、二氧化铪(hafnium dioxide)及铪硅氧氮化物(hafnium silicon-oxynitride)的其中之一。根据部分实施例，高k值介电层201可直接形成于半导体层102上。根据其他实施例，高k值介电层201可形成于具有氧化硅且位在半导体层102上的绝缘层(未绘示)上。功函数调整层202可包括氮化钛(TiN)或其他习知合适的功函数调整金属或金属氧化物。
金属栅极层203可包括多层，其可具有铝、氮化铝或氮化钛。特别是，金属栅极层203可包括功函数调整材料，其可包括合适的过渡金属氮化物，如周期表中四到六族的过渡金属氮化物，包括例如氮化钛、氮化钽(TaN)、氮化铝钛(TiAlN)、氮化铝钽(TaAlN)、氮化铌(NbN)、氮化钒(VN)、氮化钨(WN)等，厚度约1至60纳米，也就是说，功函数调整层202可整合至金属栅极层203中。
邻近于具有金属栅极与多晶硅栅极的栅极电极处，可形成侧壁间隔物205。在栅极电极与侧壁间隔物之间可提供衬垫层(未绘示)。侧壁间隔物205可包括二氧化硅，而衬垫层可包括氮化硅，或反之亦可。侧壁间隔物205可为多层型式，其可透过后续外延成长或沉积栅极结构的各别层并将这些层适当的蚀刻而形成。
值得注意的是，基本上有两种广为人知的制程方法是用以形成具有高k值金属栅极(high-k metal gate,HKMG)结构的平面或3D立体晶体管。在替换栅极技术(replacementgate technigue)中，所谓的虚设(dummy)或牺牲栅极结构在初始就会被形成，并在形成装置的许多制程操作进行时始终维持在原位，举例来说，如形成掺杂源极/漏极区、施行退火制程以修补因离子注入制程对衬底造成的伤害，并活化注入的掺杂物材料。在制程中的某个时刻，此牺牲栅极结构会被移除以定义栅极凹穴，此凹穴为装置的最终HKMG栅极结构的形成位置。另一方面，采用栅极优先的技术时涉及在衬底上形成层堆迭材料，其中层堆迭材料包括高k值栅极绝缘层、一或多金属层、一多晶硅层及保护覆盖层(如氮化硅)。执行一或多个蚀刻制程以图案化堆迭材料，藉此定义出用于晶体管装置的基本栅极结构。
根据本发明，形成电熔丝的制程可以很容易被整合到替换栅极制程以及栅极优先制程中。
形成源极及漏极延伸区于半导体层12中的离子注入步骤可紧接在侧壁间隔物205形成之后。在此情况下，侧壁间隔物205代表用于源极及漏极延伸区注入的注入掩模。因此源极及漏极延伸区会对齐侧壁间隔物205。覆盖层206保护场效应晶体管200的栅极电极结构以免于被离子注入所影响。如果适当的话，也可以执行晕(halo)注入制程步骤。
在如图2e所示的制造步骤中，硬掩模104，如氮化硅掩模，是形成于熔丝区域的中间区域的掩模层103上，也就是指定形成熔丝区域中半导体层102的中间部分。而掩模层103从硬掩模104暴露出来的部分会被移除，如图2e中交叉影线的部分。举例来说，执行蚀刻以移除二氧化硅层103可藉由气态或液态氢氟酸或步骤与化学物包括气态氢氟酸或液态氢氟酸的组合。
半导体层，例如为具有硅的半导体层。例如，硅层或硅锗层，例如是透过(选择性地)外延，在曝露的半导体层102上的熔丝区域及场效应晶体管区域中形成。藉此，可在场效应晶体管区域中邻近侧壁间隔物205处形成增高源极及漏极区220，同样地在相同步骤中，也可在熔丝区域中形成增高半导体区120，如图2f所示。增高源极及漏极区220，以及增高半导体区120的厚度范围为30至60纳米，举例来说。此外，掩模层103与104被移除。当移除硬掩模104时，掩模层103作为蚀刻停止层。例如，氮化硅掩模层104可由磷酸(H3PO4)蚀刻或是反应性离子蚀刻(RIE)移除。例如，在硬掩模层104被移除后，藉由氢氟酸(HF)蚀刻去移除剩余的二氧化硅掩模层103。此外，覆盖在多晶硅栅极204上的覆盖层206也被移除。
在移除掩模层103与104后，对增高半导体区120与220以及多晶硅栅极204施以硅化制程，如图2g所示。硅化过程包括在增高半导体区120与220以及多晶硅栅极204的表面沉积镍铂(NiPt)、镍(Ni)或钴(Co)层，并执行一或多道热退火程序。所得到的硅化区域130、230及240提供低电阻接触。于此示例中，在FDSOI熔丝区域上的薄半导体层102是完全硅化的，而得到的熔丝可用于烧机。
于此提供的是一种制作具有电熔丝的半导体装置的方法。此方法可轻易的整合在标准FDSOI技术(包括栅极优先(gate first)或替换栅极(replacement gate)制程)中，并允许透过选择几何性质以及硅化接触，根据烧机电流的大小提供准确的熔丝设计。藉由UTBOX隔离的超薄硅化熔丝可提供绝佳的烧机性能。相较于习知，区域尺寸更可显著的减少。
以上所揭示的特殊具体实施例仅属描述性，正如本发明可以所属领域的技术人员所明显知道的不同但均等方式予以改进并且实践而具有本文的指导效益。例如，前述制程步骤可用不同顺序实施。另外，除了作为底下权利要求中所述，对于本文所示构造或设计的细节无限制用意。因此，得以证实以上所揭示特殊具体实施例可予以改变或改进并且所有此等变化皆视为落于本发明的范畴及精神内。因此，本文所谋求的保护是如权利要求书中所提。
Claims (18)
1.一种形成具有熔丝的半导体装置的方法，该方法包括：
提供绝缘体上半导体(SOI)结构，该绝缘体上半导体结构包括绝缘层以及形成于该绝缘层上的半导体层；
形成隔离区于该绝缘体上半导体结构中，用以区隔该绝缘体上半导体结构的第一区域及第二区域；
形成增高半导体区于该半导体层上并邻近该第一区域的该半导体层的中间部分；
执行硅化制程于该半导体层的该中间部分及该增高半导体区，以形成硅化半导体层及硅化增高半导体区；以及
形成晶体管装置于该第二区域，其中，形成该晶体管装置包括形成栅极堆迭及于该栅极堆迭的侧壁处的侧壁间隔物，及更包括，在形成该增高半导体区前及形成该栅极堆迭及该侧壁间隔物后，形成掩模层于该半导体层上。
2.如权利要求1所述的方法，其中，形成该晶体管装置包括形成增高源极及漏极区，及更包括，在形成该增高源极及漏极区前，形成该掩模层。
3.如权利要求1所述的方法，更包括形成附加的绝缘层于该硅化半导体层及该硅化增高半导体区上，形成开口在该附加的绝缘层中并延伸到该硅化增高半导体区，并以导电接触材料填满该开口。
4.如权利要求1所述的方法，其中，该半导体层包括硅，而该增高半导体区是由具有硅及硅锗其中之一的半导体材料经外延成长所形成。
5.如权利要求1所述的方法，其中，该绝缘层具有小于30纳米的厚度，该半导体层的该中间部分具有小于20纳米的厚度。
6.一种形成具有熔丝及场效应晶体管的半导体装置的方法，包括：
形成隔离区在具有半导体层的绝缘体上半导体(SOI)结构中，通过该隔离区的区隔以定义出熔丝区域及场效应晶体管区域；
形成第一掩模层于该熔丝区域中的该绝缘体上半导体结构上，以仅覆盖该绝缘体上半导体结构的该半导体层；
于该场效应晶体管区域中，形成栅极结构及侧壁间隔物于该栅极结构的侧壁；
形成第二掩模层于该第一掩模层上且仅在该半导体层于该熔丝区域的中间部分上；
移除该第一掩模层中被该第二掩模层暴露的部分；
形成增高半导体区于该半导体层上并邻近该半导体层的该中间部分，并同时保留该第二掩模层；
形成增高源极及漏极区于该场效应晶体管区域中；
移除该第二掩模层；以及
硅化该增高半导体区、该熔丝区域中的该半导体层的该中间部分、及该场效应晶体管区域中的该增高源极及漏极区。
7.如权利要求6所述的方法，其中，该熔丝区域中的该增高半导体区域及该场效应晶体管区域中的该增高源极及漏极区是在单一制程内形成。
8.如权利要求6所述的方法，更包括形成沟道区在具有部分该半导体层的该栅极结构下，其中在该熔丝区域中的该半导体层的该中间部分及该沟道区包括硅，而该增高半导体区及该增高源极及漏极区是由具有硅及硅锗其中之一的半导体材料经外延成长所形成。
9.如权利要求6所述的方法，其中，形成该栅极结构包括形成高k值栅极介电物及形成金属栅极在该高k值栅极介电物上。
10.如权利要求6所述的方法，其中，该绝缘体上半导体结构包括绝缘层，该绝缘层具有小于30纳米的厚度并形成于该半导体层的该中间部分下方，而该半导体层的该中间部分具有小于20纳米的厚度。
11.一种形成具有熔丝的半导体装置的方法，该方法包括：
提供绝缘体上半导体(SOI)结构，该绝缘体上半导体结构包括绝缘层以及形成于该绝缘层上的半导体层；
形成第一掩模层于该半导体层的中间部分上；
在该第一掩模层的存在下，形成增高半导体区于该半导体层上并邻近该半导体层的该中间部分；
移除该第一掩模层；以及
执行硅化制程于该半导体层的该中间部分及该增高半导体区，以形成硅化半导体层区及硅化增高半导体区。
12.如权利要求11所述的方法，其中，形成该第一掩模层包括：
在形成该第一掩模层前，形成第二掩模层于该半导体层上；
移除该第二掩模层中被该第一掩模层暴露的部分；以及
于通过移除该第二掩模层的该部分所暴露的该半导体层的部分上，形成该增高半导体区。
13.如权利要求11所述的方法，更包括：
形成隔离区于该绝缘体上半导体结构中，用以区隔该绝缘体上半导体结构的第一区域及第二区域，其中该硅化半导体层及该硅化增高半导体区形成于该第一区域上；以及
形成晶体管装置在该第二区域。
14.如权利要求13所述的方法，其中，形成该晶体管装置包括形成栅极堆迭及于该栅极堆迭的侧壁处的侧壁间隔物，及更包括，在形成该增高半导体区前及形成该栅极堆迭及该侧壁间隔物后，形成该第一掩模层于该半导体层上。
15.如权利要求13所述的方法，其中，形成该晶体管装置包括形成栅极堆迭、于该栅极堆迭的侧壁处的侧壁间隔物、及增高源极及漏极区，以及更包括，在形成该增高半导体区及该增高源极及漏极区前及形成该栅极堆迭及该侧壁间隔物后，形成该第一掩模层于该半导体层上。
16.如权利要求11所述的方法，更包括形成附加的绝缘层于该硅化半导体层及该硅化增高半导体区上，形成开口在该附加的绝缘层中并延伸到该硅化增高半导体区，并以导电接触材料填满该开口。
17.如权利要求11所述的方法，其中，该半导体层包括硅，而该增高半导体区是由硅与硅锗其中之一的半导体材料经外延成长所形成。
18.如权利要求11所述的方法，其中，该绝缘层具有小于30纳米的厚度，以及该半导体层的该中间部分具有小于20纳米的厚度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/718,502 | 2015-05-21 | ||
| US14/718,502 US9553046B2 (en) | 2015-05-21 | 2015-05-21 | E-fuse in SOI configuration |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106169465A CN106169465A (zh) | 2016-11-30 |
| CN106169465B true CN106169465B (zh) | 2019-03-08 |
Family
ID=57324841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610344427.2A Expired - Fee Related CN106169465B (zh) | 2015-05-21 | 2016-05-23 | 绝缘体上半导体构造中的电熔丝 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9553046B2 (zh) |
| CN (1) | CN106169465B (zh) |
| TW (1) | TWI615924B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10461029B2 (en) * | 2017-08-25 | 2019-10-29 | Globalfoundries Inc. | Hybrid material electrically programmable fuse and methods of forming |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100483715C (zh) * | 2005-11-30 | 2009-04-29 | 国际商业机器公司 | 与CMOS兼容的浅沟槽e-熔丝结构及其制造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7838963B2 (en) * | 2007-10-26 | 2010-11-23 | International Business Machines Corporation | Electrical fuse having a fully silicided fuselink and enhanced flux divergence |
| US8053809B2 (en) * | 2009-05-26 | 2011-11-08 | International Business Machines Corporation | Device including high-K metal gate finfet and resistive structure and method of forming thereof |
-
2015
- 2015-05-21 US US14/718,502 patent/US9553046B2/en active Active
-
2016
- 2016-03-22 TW TW105108790A patent/TWI615924B/zh not_active IP Right Cessation
- 2016-05-23 CN CN201610344427.2A patent/CN106169465B/zh not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100483715C (zh) * | 2005-11-30 | 2009-04-29 | 国际商业机器公司 | 与CMOS兼容的浅沟槽e-熔丝结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20160343659A1 (en) | 2016-11-24 |
| TW201709429A (zh) | 2017-03-01 |
| CN106169465A (zh) | 2016-11-30 |
| TWI615924B (zh) | 2018-02-21 |
| US9553046B2 (en) | 2017-01-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20210422 Address after: California, USA Patentee after: Lattice chip (USA) integrated circuit technology Co.,Ltd. Address before: Greater Cayman Islands, British Cayman Islands Patentee before: GLOBALFOUNDRIES Inc. |
|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20190308 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |