CN106133890A - 半导体器件、天线开关电路和无线通信装置 - Google Patents

半导体器件、天线开关电路和无线通信装置 Download PDF

Info

Publication number
CN106133890A
CN106133890A CN201580015651.0A CN201580015651A CN106133890A CN 106133890 A CN106133890 A CN 106133890A CN 201580015651 A CN201580015651 A CN 201580015651A CN 106133890 A CN106133890 A CN 106133890A
Authority
CN
China
Prior art keywords
gate electrode
electrode
switch element
drain electrode
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201580015651.0A
Other languages
English (en)
Inventor
竹内克彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN106133890A publication Critical patent/CN106133890A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
    • H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04B—TRANSMISSION
    • H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
    • H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
    • H04B1/40—Circuits
    • H04B1/44—Transmit/receive switching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electronic Switches (AREA)
  • Transceivers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种半导体器件，所述半导体器件包括漏电极和源电极、栅电极、一个以上的栅电极延伸部和连接部。所述漏电极和所述源电极具有彼此啮合的梳形的平面形状。所述栅电极设置在所述漏电极与所述源电极之间并具有曲折的平面形状。所述一个以上的栅电极延伸部从所述栅电极突出。所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。

Description

半导体器件、天线开关电路和无线通信装置
技术领域
本发明涉及半导体器件、天线开关电路和无线通信装置。具体地，本发明涉及包括在源电极与漏电极之间布置成曲折形状的栅电极的半导体器件、包括该半导体器件的天线开关电路以及包括该天线开关电路的无线通信装置。
背景技术
在移动通信***中使用的移动终端设备(例如，手机)可设置有用于对射频信号进行切换的开关电路(射频开关电路)。这种射频开关电路可采用多级连接构造，在多级连接结构中，可串联地连接有诸如基于GaAs的FET(场效应晶体管)之类的开关元件。这能够在输入大电力(具有较大值)的射频信号时抑制信号失真，从而使将要处理的最大电力增加。
在多级连接构造中，FET的级数的简单增加可能会导致麻烦，例如，由于FET的导通电阻增加引起的更大的***损耗(insertion loss)。用于提高将要处理的最大电力而不显著地增加FET的级数的一个已知方法是在栅电极与漏电极之间或栅电极与源电极之间***额外电容器的技术。例如，专利文献1提出了通过形成从曲折形状的栅电极的弯曲部突出的额外电容器带来在额外电容器带与漏电极(或源电极)之间形成额外电容器Cadd/2。
引用文献列表
专利文献
专利文献1：JP 2012-28977A
发明内容
然而，在专利文献1的构造中，两个相邻的额外电容器Cadd/2通过栅电极的窄布线连接在一起。这可能会造成电阻分量和电感分量增加的麻烦。
因此，期望提供一种能够抑制当额外电容器连接到栅电极时在栅电极中产生的电阻分量和电感分量增加的半导体器件、包括该半导体器件的天线开关电路和包括该天线开关电路的无线通信装置。
根据本发明的实施例的半导体器件包括下列部件(A)至(D)。
(A)漏电极和源电极，所述漏电极和所述源电极具有彼此啮合的梳形的平面形状
(B)栅电极，所述栅电极设置在所述漏电极与所述源电极之间，并具有曲折的平面形状
(C)一个以上的栅电极延伸部，所述一个以上的栅电极延伸部从所述栅电极突出
(D)连接部，所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。
在根据本发明的实施例的半导体器件中，一个以上的栅电极延伸部从栅电极突出。一个以上的栅电极延伸部通过连接部连接在一起。连接部面对漏电极(或源电极)。在连接部与漏电极(或源电极)之间形成有额外电容器。
这里，一个以上的栅电极延伸部通过具有短的布线长度和大的宽度的连接部连接在一起。因此，可以抑制当额外电容器连接到栅电极时在栅电极中产生的电阻分量和电感分量增加。
根据本发明的实施例的天线开关电路包括第一端子、第二端子、第三端子、第一开关元件和第二开关元件。第一端子被提供传输信号。第二端子连接到天线。第三端子输出由天线接收的接收信号。第一开关元件连接在第一端子与第二端子之间。第二开关元件连接在第二端子与第三端子之间。在传输期间，第一开关元件变为导通而第二开关元件变为非导通。在接收期间，第一开关元件变为非导通而第二开关元件变为导通。第一开关元件和第二开关元件中的一者或两者包括下列部件(A)至(D)。
(A)漏电极和源电极，所述漏电极和所述源电极具有彼此啮合的梳形的平面形状
(B)栅电极，所述栅电极设置在所述漏电极与所述源电极之间，并具有曲折的平面形状
(C)一个以上的栅电极延伸部，所述一个以上的栅电极延伸部从所述栅电极突出
(D)连接部，所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。
在根据本发明的实施例的天线开关电路中，在传输期间，第一开关元件变为导通而第二开关元件变为非导通。这使传输信号通过第一端子被输入，并通过第一开关元件被输出至第二端子。在接收期间，第一开关元件变为非导通而第二开关元件变为导通。这使由天线接收的接收信号通过第二端子被输入，并通过第二开关元件被输出至第三端子。
根据本发明的实施例的无线通信装置包括天线以及执行传输信号到天线的输入与由天线接收的接收信号的输出之间的切换的天线开关电路。天线开关电路包括第一端子、第二端子、第三端子、第一开关元件和第二开关元件。第一端子被提供传输信号。第二端子连接到天线。第三端子输出由天线接收的接收信号。第一开关元件连接在第一端子与第二端子之间。第二开关元件连接在第二端子与第三端子之间。在传输期间，第一开关元件变为导通而第二开关元件变为非导通。在接收期间，第一开关元件变为非导通而第二开关元件变为导通。第一开关元件和第二开关元件中的一者或两者包括下列部件(A)至(D)。
(A)漏电极和源电极，所述漏电极和所述源电极具有彼此啮合的梳形的平面形状
(B)栅电极，所述栅电极设置在所述漏电极与所述源电极之间，并具有曲折的平面形状
(C)一个以上的栅电极延伸部，所述一个以上的栅电极延伸部从所述栅电极突出
(D)连接部，所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。
在根据本发明的实施例的无线通信装置中，通过天线开关电路来执行传输信号到天线的输入与由天线接收的接收信号的输出之间的切换。
根据本发明的实施例的半导体器件，一个以上的栅电极延伸部从栅电极突出。一个以上的栅电极延伸部通过连接部连接在一起。因此，可以抑制当额外电容器连接到栅电极时在栅电极中产生的电阻分量和电感分量增加。
根据本发明实施例的天线开关电路或根据本发明实施例的无线通信装置，第一开关元件和第二开关元件中的一者或两者包括根据本发明的实施例的半导体器件。这能够抑制当额外电容器连接到第一开关元件和第二开关元件的栅电极时在栅电极中产生的电阻分量和电感分量增加。因此，可以稳定电路操作，从而提高输入耐电力特性和谐波失真特性。
应当注意的是，这里说明的一些效果不一定是限制性的，且可以实现本文中说明的任何其它效果。
附图说明
图1是根据本发明的第一实施例的半导体器件的构造的平面图。
图2是图1所示的半导体器件的沿线II-II截取的剖面图。
图3是图1所示的半导体器件的沿线III-III截取的剖面图。
图4是图1所示的半导体器件的沿线IV-IV截取的剖面图。
图5是图1所示的半导体器件的沿线V-V截取的剖面图。
图6是图1所示的半导体器件的等效电路的示图。
图7是图1所示的半导体器件的变形例的平面图。
图8是根据参考示例1的半导体器件的构造的平面图。
图9是图8所示的半导体器件的等效电路的示图。
图10是图8所示的半导体器件中的接触部的布置示例的平面图。
图11是图8所示的半导体器件中的接触部的布置示例的平面图。
图12是根据本发明的第二实施例的半导体器件的构造的平面图。
图13是图12所示的半导体器件的沿线XIII-XIII截取的剖面图。
图14是图12所示的半导体器件的沿线XIV-XIV截取的剖面图。
图15是图12所示的半导体器件的变形例的平面图。
图16是图15所示的半导体器件的沿线XVI-XVI截取的剖面图。
图17是图15所示的半导体器件的沿线XVII-XVII截取的剖面图。
图18是根据本发明的第三实施例的半导体器件的构造的平面图。
图19是根据本发明的第四实施例的半导体器件的构造的平面图。
图20是图19所示的半导体器件的变形例的平面图。
图21是天线开关电路的示例的电路图。
图22是天线开关电路的另一示例的电路图。
图23是天线开关电路的又一示例的电路图。
图24是天线开关电路的又一示例的电路图。
图25是无线通信装置的示例的框图。
具体实施方式
在下文中，参考附图对本发明的一些实施例进行说明。注意，按照下列顺序进行说明。
1.第一实施例(多栅极结构；通过连接部将两个以上的栅电极延伸部连接在一起的示例)
2.第一实施例的变形例(多栅极结构；在栅电极的源电极侧的连接部与栅极电阻器附近的部分之间设置栅电极延伸环绕(lead-around)栅电极)
3.参考示例1(没有通过连接部将两个以上的栅电极延伸部连接在一起而是分离地设置的示例)
4.第二实施例(多栅极结构；漏电极和源电极均包括加宽部的示例)
5.第二实施例的变形例(多栅极结构；加宽部在平面形状上与栅电极重叠的示例)
6.第三实施例(多栅极结构；将栅电极延伸部均设置在漏电极或源电极的梳齿部中的一者与长边部的交叉位置处的示例)
7.第四实施例(单栅极结构；将栅电极延伸部和连接部设置在漏电极侧的示例)
8.第四实施例的变形例(单栅极结构；将栅电极延伸部和连接部设置在源电极侧的示例)
9.应用示例(天线开关电路和无线通信装置)
《第一实施例》
(通过连接部将两个以上的栅电极延伸部连接在一起的示例)
〈第一实施例的构造>
图1图示了根据本发明的第一实施例的半导体器件的平面构造。半导体器件1-1可以是基于GaAs的FET，该基于GaAs的FET例如用作安装在诸如移动终端设备等无线通信装置中的天线开关电路的开关元件。半导体器件1-1包括漏电极10和源电极20以及第一栅电极40A、第二栅电极40B和第三栅电极40C(在下文中，将它们统称为栅电极40)。漏电极10和源电极20具有彼此啮合的梳形的平面形状。栅电极40可设置在漏电极10与源电极20之间的间隙30中，并具有曲折平面形状。换言之，半导体器件1-1可具有可设置有两个以上的栅电极40的多栅极结构。与多级连接的具有包括单个栅电极40的单栅极结构的FET相比，这能够减小欧姆接触电极区域的面积并缩小FET尺寸。在本实施例中，对例如具有第一至第三栅电极40A至40C的三栅极结构的示例进行说明，但这是非限制性的。根据期望的耐电力性，栅电极40的数量可以是两个(双栅极结构)，或四个以上。此外，如下所述，栅电极40的数量可以是一个(单栅极结构)。
在下面的说明和附图中，X表示漏电极10和源电极20的梳形状的长边的方向(图1中的左右方向)。Y表示漏电极10和源电极20的梳形状的短边(或梳齿)的方向(图1中的上下方向)。Z表示层叠的方向(与图1中的图平面垂直的方向)。
漏电极10具有可包括两个以上的(例如，在图1中，三个)梳齿部11、12和13以及长边部14的梳形的平面形状。梳齿部11至13可设置在长边部14的一侧(栅电极40侧)。梳齿部11至13可以以彼此平行并垂直于长边部14的方式适当地间隔开。长边部14可连接到漏极端子D。
漏电极10可包括可将漏电极10连接至后述的半导体层100的漏电极接触部71、72、73、74A、74B和74C。漏电极接触部71至73可设置在梳齿部11至13的沿Z方向的下层侧。漏电极接触部74A至74C可设置在长边部14的沿Z方向的下层侧。
源电极20具有可包括两个以上的(例如，在图1中，三个)梳齿部21、22和23以及长边部24的梳形的平面形状。梳齿部21至23可设置在长边部24的一侧(栅电极40侧)。梳齿部21至23可以以彼此平行并垂直于长边部24的方式适当地间隔开。长边部24可连接到源极端子S。
源电极20可包括可将源电极20连接至后述的半导体层100的源电极接触部81、82、83、84A、84B和84C。源电极接触部81至83可设置在梳齿部21至23的沿Z方向的下层侧。源电极接触部84A至84C可设置在长边部24的沿Z方向的下层侧。
漏电极10和源电极20可彼此面对，且梳齿部11至13与梳齿部21至23彼此啮合。漏电极10的梳齿部11至13与源电极20的梳齿部21至23可交替地布置。这能够在漏电极10的梳齿部11至13与源电极20的梳齿部21至23之间形成曲折形状的间隙30。
栅电极40(即，这里的第一至第三栅电极40A至40C)可以以相等的间隔(相等的间距)或大体上相等的间隔布置在间隙30中。栅电极40具有弯曲平面形状，该弯曲平面形状包括两个以上的(例如，在图1中，六个)弯曲部41、42、43、44、45和46。第一栅电极40A可连接到栅极端子G1。第二栅电极40B可连接到栅极端子G2。第三栅电极40C可连接到栅极端子G3。栅极端子G1至G3可连接到栅极电阻器Rg。可通过栅极电阻器Rg从外部将控制电压施加至栅电极40。控制电压可控制半导体器件1-1的导通和非导通。应当注意的是，在后述的天线开关电路中，作为射频开关，通过这种控制电压的施加能够进行开/关操作。
第一至第三栅电极40A、40B和40C可分别设置有栅电极接触部41A、41B和41C(图1中没有描述，请参考图2)。栅电极接触部41A、41B和41C可建立至后述的半导体层100的连接。
半导体器件1-1包括栅电极延伸部51、52、53、61、62和63以及连接部54和64。栅电极延伸部51至53从第一栅电极40A的弯曲部42、44和46朝漏电极10突出。栅电极延伸部61至63从第三栅电极40C的弯曲部41、43和45朝源电极20突出。连接部54面对漏电极10，并将栅电极延伸部51至53连接在一起。连接部64面对源电极20，并将栅电极延伸部61至63连接在一起。因此，在半导体器件1-1中，可以抑制当将额外电容器Cadd连接到第一栅电极40A和第三栅电极40C时在第一栅电极40A和第三栅电极40C中产生的电阻分量和电感分量增大。
连接部54可设置在漏电极10的长边部14的下层侧，并可沿Z方向面对漏电极10的长边部14。因此，连接部54、漏电极10以及后述的绝缘层122可构成漏电极10侧的额外电容器Cadd。连接部54可沿漏电极10的长边部14的纵向方向(X方向)将栅电极延伸部51至53连接在一起。
连接部64可设置在源电极20的长边部24的下层侧，并可沿Z方向面对源电极20的长边部24。因此，连接部64、源电极20以及后述的绝缘层122可构成源电极20侧的额外电容器Cadd。连接部64可沿源电极20的长边部24的纵向方向(X方向)将栅电极延伸部61至63连接在一起。
因此，额外电容器Cadd可连接到第一栅电极40A和第三栅电极40C。这能够在输入大电力(大幅值)的信号时提高耐电力特性，并稳定电路操作。连接部54和64的尺寸(主要沿图1所示的Y方向的尺寸)的改变能够适当地调整额外电容器Cadd的大小。
栅电极延伸部51至53和61至63可例如设置在面对第一栅电极40A和第三栅电极40C的弯曲部41至46的尖端或中心部的位置。栅电极延伸部51至53和61至63可例如设置成横穿漏电极10和源电极20的长边部14和24。
栅电极延伸部51可将第一栅电极40A的弯曲部42连接至连接部54。栅电极延伸部52可将第一栅电极40A的弯曲部44连接至连接部54。栅电极延伸部53可将第一栅电极40A的弯曲部46连接至连接部54。对栅电极延伸部51至53的平面形状没有特别地限制。例如，栅电极延伸部51至53可以是第一栅电极40A与连接部54之间的线性形状(I形)。
栅电极延伸部61可将第三栅电极40C的弯曲部41连接至连接部64。栅电极延伸部62可将第三栅电极40C的弯曲部43连接至连接部64。栅电极延伸部63可将第三栅电极40C的弯曲部45连接至连接部64。对栅电极延伸部61至63的平面形状没有特别地限制。例如，栅电极延伸部61至63可以是第三栅电极40C与连接部64之间的线性形状(I形)。
这里，在一个优选示例中，漏电极接触部74A至74C和源电极接触部84A至84C可布置成避免在平面形状上与栅电极延伸部51至53和61至63重叠。如后所述，这能够减少电流分量的环绕流动(flow-around)，缩短电流路径并避免电阻分量的增加。
此外，在一个优选示例中，栅电极延伸部51至53和61至63的沿X方向的宽度可以是小的。这能够减小漏电极接触部74A与漏电极接触部74B之间的沿X方向的距离、漏电极接触部74B与漏电极接触部74C之间的沿X方向的距离、漏电极接触部84A与漏电极接触部84B之间的沿X方向的距离以及漏电极接触部84B与漏电极接触部84C之间的沿X方向的距离。因此，可以避免电流分量的环绕流动，并减少电阻分量。应当注意的是，在一个优选示例中，考虑到减小电阻，栅电极延伸部51至53和61至63的沿X方向的宽度在Y方向上可以是恒定的。然而，当电感分量是可忽略的时，栅电极延伸部51至53和61至63的沿X方向的宽度在Y方向上可发生改变。
图2图示了图1所示的半导体器件1-1的沿由线II-II表示的X-Z平面截取的剖面构造。图3图示了沿由线III-III表示并在沿Y方向的位置中与图2的X-Z平面不同的X-Z平面截取的剖面构造。图4图示了图1所示的半导体器件1-1的沿由线IV-IV表示的Y-Z平面截取的剖面构造。图5图示了沿由线V-V表示并在沿X方向上的位置中与图4的Y-Z平面不同的Y-Z平面截取的剖面构造。
漏电极10、源电极20和栅电极40可设置在半导体层100上。绝缘层121和122可设置在半导体层100与漏电极10或源电极20之间。绝缘层121可设置在半导体层100与栅电极40之间。漏电极10、源电极20和绝缘层122的表面可被绝缘层123覆盖。
漏电极10可设置在绝缘层121和122上，并可通过漏电极接触部71至73和74A至74C(参考图1)连接至半导体层100。漏电极接触部71至73和74A至74C可设置在绝缘层121和122中设置的接触孔123D内部。
源电极20可设置在绝缘层121和122上，并可通过源电极接触部81至83和84A至84C(参考图1)连接至半导体层100。源电极接触部81至83和84A至84C可设置在绝缘层121和122中设置的接触孔123S内部。
栅电极40可设置在绝缘层121上，并可通过栅电极接触部41A、41B和41C连接至半导体层100。栅电极接触部41A至41C可设置在绝缘层121中设置的接触孔121G中。
半导体层100可具有如下构造，在该构造中，例如缓冲层112、下阻挡层113、沟道层114和上阻挡层115能够以这种次序堆叠在基板111上。基板111可由III-V族化合物半导体制成。缓冲层112、下阻挡层113、沟道层114和上阻挡层115均可由化合物半导体材料制成。载流子供给区域113A可设置在下阻挡层113内部。载流子供给区域115A可设置在上阻挡层115内部。低电阻区域115G可设置在上阻挡层115的表面侧。换言之，半导体器件1-1可例如是所谓的结型赝配高电子迁移率晶体管(Junction Pseudo-morphic High ElectronMobility Transistor，JPHEMT)，在JPHEMT中，上阻挡层115可设置在栅电极40与沟道层114之间且相反导电类型的低电阻区域115G可设置在上阻挡层115内部。
基板111可例如由半绝缘单晶GaAs基板或InP基板制成。缓冲层112可例如由非掺杂GaAs制成。下阻挡层113可例如由Al0.2Ga0.8As混合晶体制成。下阻挡层113内部的载流子供给区域113A可例如由掺杂有作为n型杂质的硅(Si)的Al0.2Ga0.8As混合晶体制成。下阻挡层113的除载流子供给区域113A之外的区域可以是非掺杂的，或掺杂有低浓度的n型杂质或p型杂质。沟道层114可例如由In0.2Ga0.8As混合晶体制成。上阻挡层115可例如由Al0.2Ga0.8As混合晶体制成。上阻挡层115内部的载流子供给区域115A可例如由掺杂有作为n型杂质的硅(Si)的Al0.2Ga0.8As混合晶体制成。上阻挡层115的除载流子供给区域115A之外的区域可以是非掺杂的，或掺杂有低浓度的n型杂质或p型杂质。低电阻区域115G可包括与穿过沟道层114的载流子的导电类型相反的导电类型的杂质。例如，当载流子是电子时，低电阻区域115G可包括p型杂质。
(等效电路)
图6图示了半导体器件1-1的等效电路。半导体器件1-1可被视为等效于五个并联连接的场效应晶体管(将它们简便地称为第一等效场效应晶体管9-1、第二等效场效应晶体管9-2、第三等效场效应晶体管9-3、第四等效场效应晶体管9-4和第五等效场效应晶体管9-5)。
第一等效场效应晶体管9-1可以是可被认为由漏电极10的梳齿部11、源电极20的梳齿部21和第一至第三栅电极40A至40C形成的等效场效应晶体管。第二等效场效应晶体管9-2可以是可被认为由漏电极10的梳齿部12、源电极20的梳齿部21和第一至第三栅电极40A至40C形成的等效场效应晶体管。第三等效场效应晶体管9-3可以是可被认为由漏电极10的梳齿部12、源电极20的梳齿部22和第一至第三栅电极40A至40C形成的等效场效应晶体管。第四等效场效应晶体管9-4可以是可被认为由漏电极10的梳齿部13、源电极20的梳齿部22和第一至第三栅电极40A至40C形成的等效场效应晶体管。第五等效场效应晶体管9-5可以是可被认为由漏电极10的梳齿部13、源电极20的梳齿部23和第一至第三栅电极40A至40C形成的等效场效应晶体管。
第一至第五等效场效应晶体管9-1至9-5的第二栅电极40B可具有如下等效电路，在该等效电路中，根据相应等效场效应晶体管9-1至9-5可产生电感分量L13至L17。在第三栅电极40C中，可在栅极端子G3附近产生电感分量L20。
因此，在一个优选示例中，如图7所示，可例如设置延伸环绕栅电极42。延伸环绕栅电极42可将源电极20侧的额外电容器Cadd的连接部64连接至第三栅电极40C的栅极电阻器Rg附近的部分。这能够将图6所示的电感分量L20减小至非常小的值。在一个优选示例中，延伸环绕栅电极42可具有使电感分量和阻抗分量可被忽略的布线宽度。
(参考示例1)
图8图示了根据参考示例1的半导体器件1-1R的平面构造。在参考示例1中，两个以上的栅电极延伸部51、52、62和63可以以彼此分离布置的方式设置而没有通过连接部54和64连接在一起。在参考示例1中，可在栅电极延伸部51与漏电极10的长边部14之间形成漏电极10侧的额外电容器Cadd/2。可在栅电极延伸部52与漏电极10的长边部14之间形成漏电极10侧的额外电容器Cadd/2。可在栅电极延伸部62与源电极20的长边部24之间形成源电极20侧的额外电容器Cadd/2。可在栅电极延伸部63与源电极20的长边部24之间形成源电极20侧的额外电容器Cadd/2。
图9图示了根据参考示例1的半导体器件1-1R的等效电路。在参考示例1中，可针对源电极20侧的额外电容器Cadd/2产生电感分量L8、L9和L10。可针对漏电极10侧的额外电容器Cadd/2产生电感分量L1和L2。此外，虽然在等效电路中没有图示，但是可以以类似的方式产生阻抗分量。受这些影响，额外电容器Cadd/2的影响可能被削弱。这引起诸如输入耐电力特性的恶化和谐波失真(harmonic distortion)特性的恶化等麻烦。
此外，虽然在图8中没有图示，但是可在漏电极10与半导体层100之间或源电极20与半导体层100之间形成用于它们的电连接的接触部。接触部可将漏电极10(或源电极20)电连接至半导体层100。当接触部在平面图上与栅电极40重叠时。它们可被电连接在一起。因此，接触部与栅电极40可间隔开。
例如，如图10所示，假定接触部71至73和81至83例如沿Y方向单独地设置。在此情况下，例如，可将来自源电极20的接触部81的沿X方向流动的电流分量从接触部71直接地提取至漏电极10(电流路径P1)。相比之下，来自源电极20的接触部81的沿Y方向流动的电流分量可环绕接触部71流动(电流路径P2)。这造成电阻分量增加的麻烦。
在一个替代例中，如图11所示，可存在如下可能性：例如，还可在额外电容器Cadd/2的外侧设置接触部74和84。在此情况下，例如，当电流从源电极20的接触部81流入漏电极10的接触部74(电流路径P3)时，可以比电流路径P2的情况更大程度地抑制电阻分量的增加。然而，与电流路径P1的情况相比，电阻分量可能会更大。此外，额外电容器Cadd/2的尺寸可能会变得更大。因此，当接触部74和84位于与栅电极40间隔开的位置时，电流可能会流经电流路径P2。这导致电阻分量增加。
此外，在图10和图11这两种情况下，为了增加额外电容器Cadd/2，均期望增大栅电极延伸部51、52、62和63的突出量。这导致难以减小包括额外电容器Cadd/2的FET尺寸。
(实施例与参考示例1的比较)
在本实施例中，从图6所示的等效电路中可以理解，能够消除电感分量L8和L9以及电感分量L1和L2。可以在参考示例1中的第三栅电极40C中产生电感分量L8和L9。可以在参考示例1中的第一栅电极40A中产生电感分量L1和L2。因此，能够抑制电阻分量和电感分量的增加。当额外电容器Cadd连接至第一栅电极40A和第三栅电极40C时，可以在第一栅电极40A和第三栅电极40C中产生电阻分量和电感分量。
此外，在本实施例中，从图1所示的平面图中可以理解，漏电极延伸部74A至74C和84A至84C可布置成避免在平面形状上与栅电极延伸部51至53和61至63重叠。因此，在漏电极10的长边部14中，漏电极接触部74A至74C可布置成比连接部54更靠近栅电极40。在源电极20的长边部24中，源电极接触部84A至84C可布置成比连接部64更靠近栅电极40。因此，可以缩短从源电极接触部81至83到漏电极接触部74A至74C的沿Y方向的电流路径，这导致电阻分量减小。
<第一实施例的制造方法>
可例如以如下方式制造半导体器件1-1。
首先，可通过外延生长(epitaxial growth)在基板111上顺序地形成缓冲层112、下阻挡层113、沟道层114和上阻挡层115。缓冲层112、下阻挡层113、沟道层114和上阻挡层115均可由化合物半导体材料制成。因此，可以形成半导体层100(参考图2至5)。
接下来，可在半导体层100上形成具有接触孔121G的绝缘层121。可通过接触孔121G引入p型杂质来形成低电阻区域115G。在接触孔121G内部形成栅电极接触部41A至41C的同时，可在绝缘层121上形成第一至第三栅电极40A至40C(参考图2)。
在这种情况下，在通过连接部54将栅电极延伸部51至53连接在一起的同时，可使栅电极延伸部51至53从第一栅电极40A的弯曲部42、44和46突出(参考图1和5)。同时，在通过连接部64将栅电极延伸部61至63连接在一起的同时，可使栅电极延伸部61至63从第三栅电极40C的弯曲部41、43和45突出(参考图1)。
其后，可在绝缘层121、第一至第三栅电极40A至40C以及栅电极延伸部51至53和61至63上形成绝缘层122。可在绝缘层121和122中形成接触孔123D和123S(参考图2至4)。应当注意的是，虽然没有图示，但是可以预先形成与形成有接触孔123D和123S的区域欧姆接触的电极层。这能够减小接触电阻。
其后，在接触孔123D内部形成漏电极接触部71至73和74A至74C的同时，可在绝缘层122上形成漏电极10(参考图1、2和4)。而且，在接触孔123S内部形成源电极接触部81至83和84A至84C的同时，可在绝缘层122上形成源电极20(参考图1)。因此，可通过漏电极10、连接部54和绝缘层122形成漏电极10侧的额外电容器Cadd(参考图1、4和5)，且可通过源电极20、连接部64和绝缘层122形成源电极20侧的额外电容器Cadd(参考图1)。
其后，可在漏电极10、源电极20和绝缘层122的表面上形成绝缘层123(参考图2至5)。因此，能够完成图1至图5所示的半导体器件1-1。
<第一实施例的作用>
在半导体器件1-1中，两个以上的栅电极延伸部51至53可从第一栅电极40A突出。在漏电极10的梳形状的长边的方向上，两个以上的栅电极延伸部51至53可通过连接部54连接在一起。连接部54可面对漏电极10的梳形状的长边。可在连接部54与漏电极10之间形成额外电容器Cadd。
类似地，两个以上的栅电极延伸部61至63可从第三栅电极40C突出。在源电极20的梳形状的长边的方向上，两个以上的栅电极延伸部61至63可通过连接部64连接在一起。连接部64可面对源电极20的梳形状的长边。可在连接部64与源电极20之间形成额外电容器Cadd。
这里，在漏电极10(或源电极20)的梳形状的长边的方向上，两个以上的栅电极延伸部51至53和61至63可通过连接部54和64连接在一起。因此，两个以上的栅电极延伸部51至53和61至63可通过具有短的布线长度和大的宽度的连接部54和64连接在一起。因此，当额外电容器Cadd连接到第一栅电极40A和第三栅电极40C时在第一栅电极40A和第三栅电极40C中产生的电感分量和阻抗分量可变得非常小。这使得当半导体器件1-1应用于如下面所述的天线开关电路时使输入耐电力特性提高且谐波失真特性提高。
此外，漏电极10侧的两个以上的栅电极延伸部51至53可通过连接部54连接在一起，以形成被组合成整体的额外电容器Cadd。而且，源电极20侧的栅电极延伸部61至63可通过连接部64连接在一起，以形成被组合成整体的额外电容器Cadd。因此，可以消除两个以上的栅电极延伸部51至53以及61至63之间的空置空间。这实现了装置区域的有效利用，使布局效率更高且半导体器件1-1的尺寸减小。
如所说明，在本实施例中，两个以上的栅电极延伸部51至53和61至63从第一栅电极40A和第三栅电极40C突出。在漏电极10(或源电极20)的梳形状的长边的方向上，两个以上的栅电极延伸部61至63和61至63可通过连接部54和64连接在一起。因此，可以抑制当额外电容器Cadd连接到第一栅电极40A和第三栅电极40C时在第一栅电极40A和第三栅电极40C中产生的电感分量和阻抗分量增加。因此，当将半导体器件1-1应用于如后面所述的天线开关电路时，可以稳定电路操作，并提高输入耐电力特性和谐波失真特性。
此外，可设置两个以上的栅电极40。因此，与在单个栅电极40的结构的多级连接FET相比，可以减小欧姆接触电极区域的面积并缩小FET尺寸。
此外，漏电极接触部74A至74C和84A至84C可布置成避免在平面形状上与栅电极延伸部51至53和61至63重叠。因此，可以减小电流分量的环绕流动，缩短电流路径并避免电阻分量增加。
应当注意的是，在前述实施例中，对既可在第一栅电极40A的漏电极10侧设置额外电容器Cadd又可在第三栅电极40C的源电极20侧设置额外电容器Cadd的情况进行了说明。然而，根据电路构造，可将额外电容器Cadd设置在第一栅电极40A的漏电极10侧和第三栅电极40C的源电极20侧中的一者。
此外，前述实施例可应用于各种FET。半导体材料的示例可包括基于Si的半导体材料、基于GaAs的半导体材料和基于GaN的半导体材料。FET结构的示例可包括MOSFET(金属氧化物半导体场效应晶体管)、JFET(结型场效应晶体管)、PHEMT(赝配高电子迁移率晶体管)、JPHEMT、MISHEMT(金属绝缘体半导体赝配高电子迁移率晶体管)和MISJPHEMT(金属绝缘体半导体结型赝配高电子迁移率晶体管)。
《第二实施例》
(使漏电极和源电极均包括加宽部的示例)
<第二实施例的构造>
图12图示了根据本发明的第二实施例的半导体器件1-2的平面构造。图13图示了半导体器件1-2的沿由线XIII-XIII表示的X-Z平面截取的剖面构造。图14图示了半导体器件1-2的沿由线XIV-XIV表示的Y-Z平面截取的剖面构造。
半导体器件1-2与参考图1说明的半导体器件1-1的差异可如下。漏电极10和源电极20可包括在平面形状中沿朝向栅电极40的方向加宽的加宽部15和25。换言之，漏电极10的梳齿部11至13和源电极20的梳齿部21至23可宽于第一实施例中的漏电极10的梳齿部11至13和源电极20的梳齿部21至23。除此以外，半导体器件1-2可具有与第一实施例中的构造类似的构造，并可以以与第一实施例类似的方式制造。
图12至14描述了加宽部15和25在平面形状中不与栅电极40重叠的情况。然而，如图15至17所示，在平面形状中，加宽部15可叠置在第一栅电极40A上。而且，加宽部25可叠置在第三栅电极40C上。
<第二实施例的作用和效果>
在半导体器件1-2中，漏电极10和源电极20可包括在平面形状中沿朝向栅电极40的方向加宽的加宽部15和25。因此，漏电极10的梳齿部11至13可变得更靠近第一栅电极40A，以在它们之间产生电容器CSPL。而且，源电极20的梳齿部21至23可变得更靠近第三栅电极40C，以在它们之间产生电容器CSPL。从等效电路的角度来看，电容器CSPL可具有与图2中的Cadd的效果相同的效果。因此，可以使额外电容器Cadd的尺寸(即，连接部54和64的尺寸)减小电容器CSPL的尺寸。这实现FET尺寸的缩小。此外，梳齿部11至13和21至23的沿X方向的宽度可变得更大。因此，还可以预期电阻减小的效果。
应当注意的是，虽然没有图示，但是漏电极10侧的连接部54和源电极20侧的连接部64的沿Y方向的宽度可以更大。
此外，在本实施例中，对既可在第一栅电极40A的漏电极10侧设置额外电容器Cadd又可在第三栅电极40C的源电极20侧设置额外电容器Cadd的情况进行了说明。然而，根据电路构造，可将额外电容器Cadd设置在第一栅电极40A的漏电极10侧和第三栅电极40C的源电极20侧中的一者。
可以将本实施例与第一实施例组合。除第二实施例的效果之外，还能够获得第一实施例的效果。
《第三实施例》
(将栅电极延伸部均设置在漏电极或源电极的梳齿部与长边部的交叉位置处的示例)
<第三实施例的构造>
图18图示了根据本发明的第三实施例的半导体器件1-3的平面构造。半导体器件1-3与参考图1说明的第一实施例的半导体器件1-1的差异可如下。栅电极延伸部51至53和61至63均可设置在漏电极10(或源电极20)的梳齿部11至13(或梳齿部21至23)与长边部14(或长边部24)的交叉位置处。除此之外，半导体器件1-3可具有与第一实施例的构造类似的构造。
如所说明，栅电极延伸部51至53均可设置在漏电极10的梳齿部11(或梳齿部12或13)与长边部14的交叉位置处。栅电极延伸部61至63均可设置在源电极20的梳齿部21(或梳齿部22或23)与长边部24的交叉位置处。因此，漏电极接触部74A至74C(或源电极接触部84A至84C)和第一栅电极40A的弯曲部42、44和46(或第三栅电极40C的弯曲部41、43和45)可在更大长度上变成并排布置。因此，可以抑制栅电极40的弯曲部41至46附近的电阻增加。
栅电极延伸部51可将第一栅电极40A的弯曲部42连接至连接部54。栅电极延伸部52可将第一栅电极40A的相邻两个弯曲部42和44连接至连接部54。栅电极延伸部53可将第一栅电极40A的相邻两个弯曲部44和46连接至连接部54。对栅电极延伸部51至53的平面形状没有特别地限制。例如，栅电极延伸部51至53可例如是T形的、Y形的或L形的。
栅电极延伸部61可将第三栅电极40C的相邻两个弯曲部41和43连接至连接部64。栅电极延伸部62可将第三栅电极40C的相邻两个弯曲部43和45连接至连接部64。栅电极延伸部63可将第三栅电极40C的弯曲部45连接至连接部64。对栅电极延伸部61至63的平面形状没有特别地限制。例如，栅电极延伸部61至63可例如是T形的或L形的。
这里，在一个优选示例中，漏电极接触部71至73和74A至74C以及源电极接触部81至83和84A至84C可布置成避免在平面形状上与栅电极延伸部51至53和61至63重叠。这能够减小电流分量的环绕流动并避免电阻分量的增加。
<第三实施例的作用和效果>
在半导体器件1-3中，栅电极延伸部51至53可设置在各个梳齿部11至13与漏电极10的长边部14的交叉位置处。而且，栅电极延伸部61至63可设置在各个梳齿部21至23与源电极20的长边部24的交叉位置处。因此，可以抑制栅电极40的弯曲部41至46附近的电阻增加。
应当注意的是，在本实施例中，对既可在第一栅电极40A的漏电极10侧设置额外电容器Cadd又可在第三栅电极40C的源电极20侧设置额外电容器Cadd的情况进行了说明。然而，根据电路构造，可将额外电容器Cadd设置在第一栅电极40A的漏电极10侧和第三栅电极40C的源电极20侧中的任一者。
本实施例不限于应用到第一实施例。可以将本实施例与第二实施例组合。除本实施例的效果之外，还能够获得第二实施例的效果。
《第四实施例》
(单栅极结构)
图19图示了根据本发明的第四实施例的半导体器件1-4的平面构造。半导体器件1-4可具有与第一实施例的构造类似的构造，且除可设置单个栅电极40(单栅极结构)之外，半导体器件1-4可以与第一实施例类似的方式制造。
在设置单个栅电极40的情况下，足够的是，可将额外电容器Cadd(栅电极延伸部51至53和61至63以及连接部54和64)设置在栅电极40的漏电极10侧和源电极20侧中的任一者。图19描述了额外电容器Cadd可设置在栅电极40的漏电极10侧的情况。在一个替代实施例中，如图20所示，根据电路构造，可将额外电容器Cadd设置在栅电极40的源电极20侧。
根据本实施例的半导体器件1-4的作用和效果可与第一实施例的作用和效果类似。
本实施例不限于应用到第一实施例。可以将本实施例与第二实施例或第三实施例组合。除本实施例的效果之外，还能够获得第二实施例或第三实施例的效果。
《应用示例》
(天线开关电路和无线通信装置)
如前述实施例所述的半导体器件1-1至1-4可例如用于移动通信***或任何其它通信***中的无线通信装置。在一个特定示例中，如前述实施例所述的半导体器件1-1至1-4可被用作无线通信装置的天线开关。特别地，如前述实施例所述的半导体器件1-1至1-4可例如在具有超高频(Ultra High Frequency，UHF)带或更高的通信频率的无线通信装置中展现出它们的效果。
换言之，如第一至第四实施例所述，半导体器件1-1至1-4可具有最佳的耐电力特性和最佳的谐波失真特性。半导体器件1-1至1-4作为无线通信装置的天线开关的应用能够减小尺寸并降低无线通信装置的功率消耗。特别地，在移动通信终端设备中，设备尺寸的较小和使用时长的延长(由于功率消耗降低)能够提高可携带性。
图21图示了天线开关电路的一个示例。天线开关电路2-1可用于诸如手机等移动通信***。天线开关电路2-1可例如包括第一端子IN、第二端子IO、第三端子OUT、第一开关元件SW1和第二开关元件SW2。
第一端子IN可被提供传输信号。第二端子IO可连接到天线。第三端子OUT可输出由天线接收的接收信号。第一开关元件SW1可连接在第一端子IN与第二端子IO之间。第二开关元件SW2可连接在第二端子IO与第三端子OUT之间。第一开关元件SW1和第二开关元件SW2中的一者或两者可包括根据第四实施例的半导体器件1-4。
第三开关元件SW3可连接在第一端子IN与电源(其在本示例中为接地)之间。第四开关元件SW4可连接在第三端子OUT与电源(其在本示例中为接地)之间。第三开关元件SW3和第四开关元件SW4中的一者或两者可包括根据第四实施例的半导体器件1-4。
在每个半导体器件1-4中，额外电容器Cadd可连接在栅电极40与漏电极10之间或栅电极40与源电极20之间。
在天线开关电路2-1中，在传输(即当将传输信号从无线通信装置的传输单元输出至天线时)期间，第一开关元件SW1和第四开关元件SW4可变为导通，而第二开关元件SW2和第三开关元件SW3可变为不导通。在这种情况下，传输信号可通过第一端子IN被输入，并通过第一开关元件SW1被输出至第二端子IO。
在接收(即当将由天线接收的信号输入至无线通信装置的接收单元时)期间，第一开关元件SW1和第四开关元件SW4可变为不导通，而第二开关元件SW2和第三开关元件SW3可变为导通。在这种情况下，由天线接收的接收信号可通过第二端子IO被输入，并通过第二开关元件SW2被输出至第三端子OUT。
图22图示了天线开关电路的另一示例。在天线开关电路2-2中，第一至第四开关元件SW1至SW4中的至少一者可例如包括多级连接(例如，在图22中，两极连接)的根据第四实施例的半导体器件1-4。因此，在天线开关电路2-2中，可以提高耐电力性。
在一个特定示例中，第一开关元件SW1可包括两个以上的半导体器件1-4，这些半导体器件串联地连接并均可在源电极20与漏电极10之间包括单个栅电极40。第一开关元件SW1可具有将源电极20、栅电极40、漏电极10、源电极20、栅电极40和漏电极10以这种次序布置的堆叠结构。这同样可适用于第二至第四开关元件SW2至SW4。
此外，在第一至第四开关元件SW1至SW4中的每者中，可将额外电容器Cadd连接在半导体器件1-4的位于堆叠结构的两端的源电极20侧或漏电极10侧。
图23图示了天线开关电路的另一示例。在天线开关电路2-3中，第一至第四开关元件SW1至SW4中的至少一者可例如包括根据第一至第三实施例的半导体器件1-1至1-3中的任一者。因此，在天线开关电路2-3中，可以提高耐电力性。
此外，在第一至第四开关元件SW1至SW4中，半导体器件1-1、1-2或1-3可包括两个以上的栅电极40。可将额外电容器Cadd连接在半导体器件1-1、1-2或1-3的两个以上的栅电极40的漏电极10侧和源电极20侧中的一者或两者。
图24图示了天线开关电路的又一示例。在天线开关电路2-4中，第一至第四开关元件SW1至SW4可例如包括多级连接(例如，在图24中，两极连接)的根据第一至第三实施例的半导体器件1-1至1-3中的任一者。因此，在天线开关电路2-4中，可以更多地提高耐电力性。
在一个特定示例中，第一开关元件SW1可包括串联地连接的两个以上的半导体器件1-1、1-2或1-3。两个以上的半导体器件1-1、1-2或1-3中的每者可在源电极20与漏电极10之间包括两个以上的栅电极40。第一开关元件SW1可具有例如将源电极20、栅电极40、栅电极40、栅电极40、漏电极10、源电极20、栅电极40、栅电极40、栅电极40和漏电极10以这种次序布置的堆叠结构。这同样可适用于第二至第四开关元件SW2至SW4。
此外，在第一至第四开关元件SW1至SW4中的每者中，半导体器件1-1、1-2或1-3可包括两个以上的栅电极40。可将额外电容器Cadd连接在半导体器件1-1、1-2或1-3的两个以上的栅电极40的漏电极10侧和源电极20侧中的一者或两者。
应当注意的是，虽然没有图示，但是天线开关电路可具有包括根据第四实施例的单栅极结构的半导体器件1-4以及根据第一至第三实施例的多栅极结构的半导体器件1-1至1-3中任一者的电路构造。
图25图示了无线通信装置的一个示例。无线通信装置3-1可例如是可具有诸如声音、数据通信和局域网(LAN)连接等两个以上的功能的手机***。无线通信装置3-1可例如包括天线ANT、天线开关电路2、高功率放大器HPA、射频集成电路RF IC、基带单元BB、声音输出单元MIC、数据输出单元DT和接口I/F(例如，无线LAN(W-LAN；无线局域网)、蓝牙(注册商标)或其它通信方法)。天线开关电路2可包括图21至24所示的天线开关电路2-1至2-4中的任一者。射频集成电路RF IC和基带单元BB可通过接口I/F连接。
在无线通信装置3-1中，在传输(即当将传输信号从无线通信装置3-1的传输单元输出至天线ANT时)期间，可通过射频集成电路RF IC、高功率放大器HPA和天线开关电路3将从基带单元BB输出的传输信号输出至天线ANT。
在接收(即当将由天线ANT接收的信号输入至无线通信装置的接收单元时)期间，可通过天线开关电路2和射频集成电路RF IC将接收信号输入至基带单元BB。可从诸如声音输出单元MIC、数据输出单元DT和接口I/F等输出单元输出被基带单元BB处理的信号。
虽然通过给出示例性实施例进行了说明，但是本发明的内容不限于上述示例性实施例并且能够通过各种方式进行修改。
例如，在前述示例实施例中，已经对两个以上的栅电极延伸部51至53可从漏电极10延伸且两个以上的栅电极延伸部51至53可通过连接部54连接在一起的示例进行了说明，然而，在一个替代实施例中，单个栅电极延伸部51可从漏电极10延伸且连接部54可连接到单个栅电极延伸部51。
例如，在前述示例实施例中，已经对半导体器件1-1至1-4、天线开关电路2-1至2-4和无线通信装置3-1的特定构造进行了说明。然而，半导体器件1-1至1-4、天线开关电路2-1至2-4和无线通信装置3-1不限于包括如所说明的所有组件的半导体器件、天线开关电路和无线通信装置。而且，一些组件可用另一组件或其它组件代替。
此外，如前述示例实施例所述的层的形状、材料和厚度或沉积方法或其它方法不限于如上所例示的，而是可以采用其它形状、材料和厚度或其它沉积方法。
应当注意的是，本文中说明的效果仅是示例性的而不是限制性的，且本发明的效果可以是其它效果或还可包括其它效果。
本发明的内容可具有如下构造。
(1)一种半导体器件，其包括：
漏电极和源电极，所述漏电极和所述源电极具有彼此啮合的梳形的平面形状；
栅电极，所述栅电极设置在所述漏电极与所述源电极之间，并具有曲折的平面形状；
一个以上的栅电极延伸部，所述一个以上的栅电极延伸部从所述栅电极突出；以及
连接部，所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。
(2)如(1)所述的半导体器件，其中，设置两个以上的所述栅电极。
(3)如(1)或(2)所述的半导体器件，其中，所述一个以上的栅电极延伸部和所述连接部设置在所述栅电极的漏电极侧和所述栅电极的源电极侧中的一者或两者。
(4)如(1)至(3)中任一项所述的半导体器件，其还包括：
半导体层；
漏电极接触部，所述漏电极接触部连接所述半导体层和所述漏电极；以及
源电极接触部，所述源电极接触部连接所述半导体层和所述源电极，
其中，所述漏电极接触部和所述源电极接触部布置成避免在平面形状上与所述栅电极延伸部重叠。
(5)如(1)至(4)中任一项所述的半导体器件，
其中，所述漏电极和所述源电极均包括长边部和两个以上的梳齿部，且
所述栅电极延伸部均设置成横穿所述漏电极或所述源电极的所述长边部。
(6)如(1)至(4)中任一项所述的半导体器件，
其中，所述漏电极和所述源电极均包括长边部和两个以上的梳齿部，且
所述栅电极延伸部均设置在所述漏电极或所述源电极的所述两个以上的梳齿部中的一者与所述长边部的交叉位置处。
(7)如(1)至(6)中任一项所述的半导体器件，
其中，所述漏电极和所述源电极中的一者或两者包括在平面形状上沿朝向所述栅电极的方向加宽的加宽部。
(8)如(1)至(7)中任一项所述的半导体器件，
其中，所述加宽部在平面形状上与所述栅电极重叠。
(9)一种天线开关电路，其包括：
第一端子，所述第一端子被提供传输信号；
第二端子，所述第二端子连接到天线；
第三端子，所述第三端子输出由所述天线接收的接收信号；
第一开关元件，所述第一开关元件连接在所述第一端子与所述第二端子之间；以及
第二开关元件，所述第二开关元件连接在所述第二端子与所述第三端子之间，
在传输期间，所述第一开关元件变为导通，而所述第二开关元件变为非导通，且在接收期间，所述第一开关元件变为非导通，而所述第二开关元件变为导通，且
所述第一开关元件和所述第二开关元件中的一者或两者包括：
漏电极和源电极，所述漏电极和所述源电极具有彼此啮合的梳形的平面形状；
栅电极，所述栅电极设置在所述漏电极与所述源电极之间，并具有曲折的平面形状；
一个以上的栅电极延伸部，所述一个以上的栅电极延伸部从所述栅电极突出；以及
连接部，所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。
(10)如(9)所述的天线开关电路，
其中，所述第一开关元件和所述第二开关元件中的一者或两者包括两个以上的所述栅电极。
(11)如(9)或(10)所述的天线开关电路，
其中，所述第一开关元件和所述第二开关元件中的一者或两者通过多级连接两个以上的开关元件来构成。
(12)一种无线通信装置，其包括：
天线；以及
天线开关电路，所述天线开关电路执行传输信号到所述天线的输入与由所述天线接收的接收信号的输出之间的切换，
所述天线开关电路包括：
第一端子，所述第一端子被提供传输信号；
第二端子，所述第二端子连接到天线；
第三端子，所述第三端子输出由所述天线接收的接收信号；
第一开关元件，所述第一开关元件连接在所述第一端子与所述第二端子之间；以及
第二开关元件，所述第二开关元件连接在所述第二端子与所述第三端子之间，
在传输期间，所述第一开关元件变为导通而所述第二开关元件变为非导通，且在接收期间，所述第一开关元件变为非导通而所述第二开关元件变为导通，且
所述第一开关元件和所述第二开关元件中的一者或两者包括：
漏电极和源电极，所述漏电极和所述源电极具有彼此啮合的梳形的平面形状；
栅电极，所述栅电极设置在所述漏电极与所述源电极之间并具有曲折的平面形状；
一个以上的栅电极延伸部，所述一个以上的栅电极延伸部从所述栅电极突出；以及
连接部，所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。
本申请要求于2014年4月17日提交的日本优先权专利申请JP 2014-85263的权益，在此将该日本优先权专利申请的全部内容以引用的方式并入到本文中。
本领域技术人员应当理解，依据设计要求和其它因素，可以在本发明所附的权利要求或其等同物的范围内，行各种修改、组合、次组合及改变。

Claims (12)

1.一种半导体器件，其包括：
漏电极和源电极，所述漏电极和所述源电极具有彼此啮合的梳形的平面形状；
栅电极，所述栅电极设置在所述漏电极与所述源电极之间，并具有曲折的平面形状；
一个以上的栅电极延伸部，所述一个以上的栅电极延伸部从所述栅电极突出；以及
连接部，所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。
2.如权利要求1所述的半导体器件，其中，设置两个以上的所述栅电极。
3.如权利要求1所述的半导体器件，其中，所述一个以上的栅电极延伸部和所述连接部设置在所述栅电极的所述漏电极侧和所述栅电极的所述源电极侧中的一者或两者。
4.如权利要求1所述的半导体器件，其还包括：
半导体层；
漏电极接触部，所述漏电极接触部连接所述半导体层和所述漏电极；以及
源电极接触部，所述源电极接触部连接所述半导体层和所述源电极，
其中，所述漏电极接触部和所述源电极接触部布置成避免在平面形状上与所述栅电极延伸部重叠。
5.如权利要求1所述的半导体器件，其中，
所述漏电极和所述源电极均包括长边部和两个以上的梳齿部，且
所述栅电极延伸部均设置成横穿所述漏电极或所述源电极的所述长边部。
6.如权利要求1所述的半导体器件，其中，
所述漏电极和所述源电极均包括长边部和两个以上的梳齿部，且
所述栅电极延伸部均设置在所述漏电极或所述源电极的所述两个以上的梳齿部中的一者与所述长边部的交叉位置处。
7.如权利要求1所述的半导体器件，其中，所述漏电极和所述源电极中的一者或两者包括在平面形状上沿朝向所述栅电极的方向加宽的加宽部。
8.如权利要求1所述的半导体器件，其中，所述加宽部在平面形状上与所述栅电极重叠。
9.一种天线开关电路，其包括：
第一端子，所述第一端子被提供传输信号；
第二端子，所述第二端子连接到天线；
第三端子，所述第三端子输出由所述天线接收的接收信号；
第一开关元件，所述第一开关元件连接在所述第一端子与所述第二端子之间；以及
第二开关元件，所述第二开关元件连接在所述第二端子与所述第三端子之间，
在传输期间，所述第一开关元件变为导通，而所述第二开关元件变为非导通，且在接收期间，所述第一开关元件变为非导通，而所述第二开关元件变为导通，且
所述第一开关元件和所述第二开关元件中的一者或两者包括：
漏电极和源电极，所述漏电极和所述源电极具有彼此啮合的梳形的平面形状；
栅电极，所述栅电极设置在所述漏电极与所述源电极之间，并具有曲折的平面形状；
一个以上的栅电极延伸部，所述一个以上的栅电极延伸部从所述栅电极突出；以及
连接部，所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。
10.如权利要求9所述的天线开关电路，其中，所述第一开关元件和所述第二开关元件中的一者或两者包括两个以上的所述栅电极。
11.如权利要求9所述的天线开关电路，其中，所述第一开关元件和所述第二开关元件中的一者或两者通过多级连接两个以上的开关元件来构成。
12.一种无线通信装置，其包括：
天线；以及
天线开关电路，所述天线开关电路执行传输信号到所述天线的输入与由所述天线接收的接收信号的输出之间的切换，
所述天线开关电路包括：
第一端子，所述第一端子被提供传输信号；
第二端子，所述第二端子连接到天线；
第三端子，所述第三端子输出由所述天线接收的接收信号；
第一开关元件，所述第一开关元件连接在所述第一端子与所述第二端子之间；以及
第二开关元件，所述第二开关元件连接在所述第二端子与所述第三端子之间，
在传输期间，所述第一开关元件变为导通而所述第二开关元件变为非导通，且在接收期间，所述第一开关元件变为非导通而所述第二开关元件变为导通，且
所述第一开关元件和所述第二开关元件中的一者或两者包括：
漏电极和源电极，所述漏电极和所述源电极具有彼此啮合的梳形的平面形状；
栅电极，所述栅电极设置在所述漏电极与所述源电极之间并具有曲折的平面形状；
一个以上的栅电极延伸部，所述一个以上的栅电极延伸部从所述栅电极突出；以及
连接部，所述连接部设置成面对所述漏电极和所述源电极中的一者或两者，并将所述一个以上的栅电极延伸部连接在一起。
CN201580015651.0A 2014-04-17 2015-03-25 半导体器件、天线开关电路和无线通信装置 Pending CN106133890A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014085263A JP2015207576A (ja) 2014-04-17 2014-04-17 半導体装置、アンテナスイッチ回路、および無線通信装置
JP2014-085263 2014-04-17
PCT/JP2015/059124 WO2015159668A1 (ja) 2014-04-17 2015-03-25 半導体装置、アンテナスイッチ回路、および無線通信装置

Publications (1)

Publication Number Publication Date
CN106133890A true CN106133890A (zh) 2016-11-16

Family

ID=54323880

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580015651.0A Pending CN106133890A (zh) 2014-04-17 2015-03-25 半导体器件、天线开关电路和无线通信装置

Country Status (4)

Country Link
US (1) US10199473B2 (zh)
JP (1) JP2015207576A (zh)
CN (1) CN106133890A (zh)
WO (1) WO2015159668A1 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107768441A (zh) * 2017-09-29 2018-03-06 中国电子科技集团公司第五十五研究所 垂直双栅场效应晶体管及自钳位防击穿射频放大器
CN109524457A (zh) * 2017-09-20 2019-03-26 联华电子股份有限公司 半导体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181642A (ja) * 1995-12-22 1997-07-11 Sony Corp 通信端末装置
US6426525B1 (en) * 2001-04-18 2002-07-30 Tyco Electronics Corporation FET structures having symmetric and/or distributed feedforward capacitor connections
JP2012028977A (ja) * 2010-07-22 2012-02-09 New Japan Radio Co Ltd 付加容量付電界効果トランジスタ及び半導体スイッチ回路
CN102487054A (zh) * 2010-12-03 2012-06-06 富士通株式会社 半导体器件及其制造方法和电源设备
CN104350533A (zh) * 2013-03-18 2015-02-11 松下电器产业株式会社 薄膜半导体基板、发光面板以及薄膜半导体基板的制造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002118123A (ja) 2000-10-10 2002-04-19 Sanyo Electric Co Ltd 化合物半導体スイッチ回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09181642A (ja) * 1995-12-22 1997-07-11 Sony Corp 通信端末装置
US6426525B1 (en) * 2001-04-18 2002-07-30 Tyco Electronics Corporation FET structures having symmetric and/or distributed feedforward capacitor connections
JP2012028977A (ja) * 2010-07-22 2012-02-09 New Japan Radio Co Ltd 付加容量付電界効果トランジスタ及び半導体スイッチ回路
CN102487054A (zh) * 2010-12-03 2012-06-06 富士通株式会社 半导体器件及其制造方法和电源设备
CN104350533A (zh) * 2013-03-18 2015-02-11 松下电器产业株式会社 薄膜半导体基板、发光面板以及薄膜半导体基板的制造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109524457A (zh) * 2017-09-20 2019-03-26 联华电子股份有限公司 半导体装置
CN109524457B (zh) * 2017-09-20 2021-11-02 联华电子股份有限公司 半导体装置
CN107768441A (zh) * 2017-09-29 2018-03-06 中国电子科技集团公司第五十五研究所 垂直双栅场效应晶体管及自钳位防击穿射频放大器

Also Published As

Publication number Publication date
WO2015159668A1 (ja) 2015-10-22
US10199473B2 (en) 2019-02-05
JP2015207576A (ja) 2015-11-19
US20170025510A1 (en) 2017-01-26

Similar Documents

Publication Publication Date Title
CN113892187B (zh) 带内部馈送指的高功率晶体管
CN102651389B (zh) 场效应晶体管、半导体开关电路及通信设备
CN104426510B (zh) 场效应晶体管堆栈电压补偿
JP7443437B2 (ja) 改善されたドレイン相互接続部及び／又はゲート相互接続部、並びにフィンガ構造
CN103999227B (zh) 场效应晶体管结构以及相关的射频开关
US7547939B2 (en) Semiconductor device and circuit having multiple voltage controlled capacitors
TWI475690B (zh) 多閘半導體裝置
KR102632903B1 (ko) 트랜지스터 레벨 입력 및 출력 고조파 종단들
CN104143569B (zh) 半导体器件、天线开关电路和无线电通信装置
CN106133890A (zh) 半导体器件、天线开关电路和无线通信装置
CN114256229A (zh) 具有氮化镓结构的电阻器、电阻晶体管逻辑电路及其制法
US9472497B2 (en) Semiconductor device
US9972691B2 (en) Semiconductor device with multi-finger structure
US8299835B2 (en) Radio-frequency switch circuit with separately controlled shunt switching device
JP2008021949A (ja) 半導体素子及びこれを備える通信機器
WO2024038685A1 (ja) 半導体装置、半導体モジュール及び電子機器
US20240170550A1 (en) Semiconductor device
US20230124695A1 (en) Increasing transistor gain using metamaterial electrodes
GB2095945A (en) Radio frequency network having plural electrically interconnected field effect transistor cells
Turan High power, GaN, quarter-wave length switches for X-band applications
Kang et al. Broadband (100MHz-1GHz), High Power Active Circulator Architecture
JP2009231582A (ja) 化合物半導体スイッチ回路装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20161116

RJ01 Rejection of invention patent application after publication