CN106128364A - 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置 - Google Patents

Abstract

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，涉及显示技术领域，能够使得处于非工作状态的移位寄存器输出端保持无输出状态。该移位寄存器单元包括上拉控制模块在信号输入端的控制下，将信号输入端的信号输出至上拉节点；上拉模块在上拉节点的控制下将时钟信号输入端的信号输出至信号输出端；复位模块在复位信号端的控制下，将上拉节点的电位下拉至第一电压端的电位；第一下拉模块在信号输入端的控制下，将信号输出端的电位下拉至第一电压端的电位；下拉控制模块在上拉节点和第二电压端的控制下，对下拉节点进行控制；第二下拉模块在下拉节点的控制下，将信号输出端的电位下拉至第一电压端的电位。

Description

移位寄存器单元及其驱动方法、栅极驱动电路、显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置。

背景技术

TFT-LCD(Thin Film Transistor Liquid Crystal Display，薄膜晶体管-液晶显示器)以及AMOLED(Active Matrix Driving OLED，有源矩阵驱动有机发光二极管)显示装置因其具有体积小、功耗低、无辐射以及制作成本相对较低等特点，而越来越多地被应用于高性能显示领域当中。

随着显示制造业技术的不断发展，以及TFT开关特性的不断提高，现有技术常采用将GOA(Gate Driver on Array，阵列基板行驱动)电路集成于阵列基板的周边区域，能够提高显示装置的集成度，实现窄边框设计的同时，降低制作成本。

上述GOA电路中每一级移位寄存器的输出端与一行栅线相连接，用于向该栅线输出栅极扫描信号，以实现对栅线的逐行扫描。在对栅线进行逐行扫描的过程中，某一行栅线被扫描时，能够接收到与该栅线相连接移位寄存器的输出端输出的栅极扫描信号，而与未被扫描的栅线相连接的移位寄存器处于非工作状态，输出端需要保持无输出的状态。

然而，受到移位寄存器电路结构以及其内部驱动晶体管自身耦合电容的影响，使得处于非输出阶段的移位寄存器的信号输出端处于浮动(floating)状态，无法保持无输出的状态，从而对该移位寄存器输出端造成噪声干扰，进而降低了GOA电路的稳定性。

发明内容

本发明的实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，能够使得处于非工作状态的移位寄存器输出端保持无输出状态。

为达到上述目的，本发明的实施例采用如下技术方案：

本发明实施例一方面提供一种移位寄存器单元，包括上拉控制模块、上拉模块、复位模块、下拉控制模块、第一下拉模块、第二下拉模块。所述上拉控制模块连接信号输入端和上拉节点，用于在所述信号输入端的控制下，将所述信号输入端的信号输出至所述上拉节点。所述上拉模块连接所述上拉节点、时钟信号输入端以及信号输出端，用于在所述上拉节点的控制下将所述时钟信号输入端的时钟信号输出至所述信号输出端。所述复位模块连接所述上拉节点、复位信号端以及第一电压端，用于在所述复位信号端的控制下，将所述上拉节点的电位下拉至所述第一电压端的电位。所述第一下拉模块连接所述信号输入端、所述第一电压端以及所述信号输出端，用于在所述信号输入端的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位。所述下拉控制模块连接所述上拉节点、下拉节点、所述第一电压端以及第二电压端，用于在所述上拉节点的控制下，将所述下拉节点的电位下拉至所述第一电压端的电位；或者，用于在所述第二电压端的控制下，将所述下拉节点的电位上拉至所述第二电压端的电位；所述第二下拉模块连接所述下拉节点、所述第一电压端以及所述信号输出端，用于在所述下拉节点的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位。

进一步的，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极和第一极连接所述信号输入端，其第二极与所述上拉节点相连接。

进一步的，所述上拉模块包括电容和第三晶体管，所述第三晶体管的栅极与所述上拉节点相连接，第一极连接所述时钟信号输出端，第二极连接所述信号输出端。所述电容的一端与所述上拉节点相连接，另一端连接所述信号输出端。

进一步的，所述复位模块包括第二晶体管，所述第二晶体管的栅极与所述复位信号端相连接，第一极连接所述第一电压端，第二极连接所述上拉节点。

进一步的，所述下拉控制模块包括第四晶体管和第五晶体管。所述第四晶体管的栅极与所述上拉节点相连接，第一极连接所述第一电压端，第二极连接所述下拉节点。所述第五晶体管的栅极和第一极与所述第二电压端相连接，其第二极连接所述下拉节点。

进一步的，所述第一下拉模块包括第六晶体管，所述第六晶体管的栅极与所述信号输入端相连接，第一极连接所述第一电压端，第二极连接所述信号输出端。

进一步的，所述第二下拉模块包括第七晶体管，所述第七晶体管的栅极与所述下拉节点相连接，第一极连接所述第一电压端，第二极连接所述信号输出端。

本发明实施例另一方面还提供一种栅极驱动电路，包括多个级联的如权利要求上述的移位寄存器单元，第一级移位寄存器单元的信号输入端连接起始信号端；除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端连接下一级移位寄存器单元的信号输入端；除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端连接上一级移位寄存器单元的复位信号端；最后一级移位寄存器单元的复位信号端接收复位信号。

本发明实施例一方面还提供一种显示装置，其特征在于，包括上述的栅极驱动电路。

本发明实施例又一方面还提供一种移位寄存器单元的驱动方法，在一图像帧内，所述方法包括：

输入阶段：第一下拉模块在第一输入信号端的控制下，将信号输出端的电位下拉至所述第一电压端的电位；上拉控制模块在所述第一输入信号端的控制下，将所述第一输入信号端的输入信号输出至上拉节点；上拉模块在所述上拉节点的控制下，将时钟信号端输入的时钟信号输出至所述信号输出端，并将所述上拉节点的信号进行存储；下拉控制模块在所述上拉节点的控制下，将下拉节点的电位下拉至所述第一电压端的电位。

输出阶段：上拉模块将上一阶段存储的信号输出至所述上拉节点，在所述上拉节点的控制下，所述上拉模块将所述时钟信号端输入的时钟信号输出至所述信号输出端，所述信号输出端输出栅极扫描信号。

复位阶段：复位模块在复位信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；下拉控制模块在所述上拉节点和所述第一电压端的控制下，将下拉节点的电位上拉至第二电压端的电位；第二下拉模块在所述下拉节点的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位。

降噪阶段：下拉控制模块在所述第二电压端的控制下，将将所述下拉节点的电位上拉至所述第二电压端的电位；第二下拉模块在所述下拉节点的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位。

在下一图像帧之前，在所述第二电压端的控制下，所述下拉节点的电位持续上拉至所述第二电压端的电位，并在所述下拉结点的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位，所述信号输出端保持无信号输出的状态。

本发明实施例提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示装置，该移位寄存器单元包括上拉控制模块、上拉模块、复位模块、下拉控制模块、第一下拉模块、第二下拉模块。上拉控制模块连接信号输入端和上拉节点，用于在信号输入端的控制下，将信号输入端的信号输出至上拉节点。上拉模块连接上拉节点、时钟信号输入端以及信号输出端，用于在上拉节点的控制下将时钟信号输入端的时钟信号输出至信号输出端。复位模块连接上拉节点、复位信号端以及第一电压端，用于在复位信号端的控制下，将上拉节点的电位下拉至第一电压端的电位。第一下拉模块连接信号输入端、第一电压端以及信号输出端，用于在信号输入端的控制下，将信号输出端的电位下拉至第一电压端的电位。下拉控制模块连接上拉节点、下拉节点、第一电压端以及第二电压端，用于在上拉节点的控制下，将下拉节点的电位下拉至第一电压端的电位；或者，用于在第二电压端的控制下，将下拉节点的电位上拉至第二电压端的电位；第二下拉模块连接下拉节点、第一电压端以及信号输出端，用于在下拉节点的控制下，将信号输出端的电位下拉至第一电压端的电位。

这样一来，在一图像帧内，第一下拉模块在信号输入端的控制下，可以将信号输出端的电位下拉至第一电压端的电位，以对信号输出端在输出阶段前进行复位，以使得信号输出端处于无输出状态；同时，上拉控制模块可以对上拉节点的电位进行控制，而该上拉节点可以控制上拉模块将时钟信号输入端的时钟信号作为栅极扫描信号由信号输出端输出，以对与该信号输出端相连接的栅线进行扫描；此外，复位模块能够控制上拉节点的电位，而在该上拉节点的控制下，下拉控制模块能够控制下拉节点的电位，该下拉节点能够控制第二下拉模块将信号输出端的电位下拉至第一电压端的电位，从而使得信号输出端在复位阶段能够处于无输出状态，并且，在下一图像帧之前，在上述上拉节点和下拉节点的控制下，第二电压端能够持续控制第二下拉模块将信号输出端的电位下拉至第一电压端的电位，以使得移位寄存器单元在复位阶段后到下一图像帧之前能够持续保持无信号输出的状态。综上所述，该移位寄存器单元能够在输出阶段前的非工作状态，以及输出阶段后的非工作状态均处于无信号输出的状态，从而提高了该移位寄存器单元构成的栅极驱动电路的稳定性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种移位寄存器单元的结构示意图；

图2为图1中各个模块的具体结构示意图；

图3为控制图2所示的移位寄存器单元的一种信号时序图；

图4为本发明实施例提供的一种栅极驱动电路的结构示意图。

附图标记：

101-上拉控制模块；102-复位模块；103-下拉控制模块；104-上拉模块；105-第一下拉模块；106-第二下拉模块；INPUT-信号输入端；OUTPUT-信号输出端；PU-上拉节点；PD-下拉节点；RESET-复位信号端；Voff-第一电压端；ELVDD-第二电压端；CLK-时钟信号输入端；C-电容。

具体实施方式

下面将节合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例一方面提供一种移位寄存器单元，如图1所示，该移位寄存器单元包括上拉控制模块101、上拉模块104、复位模块102、下拉控制模块103、第一下拉模块105、第二下拉模块106。

其中，上拉控制模块103连接信号输入端INPUT和上拉节点PU，用于在信号输入端INPUT的控制下，将信号输入端INPUT的信号输出至上拉节点PU。

上拉模块104连接上拉节点PU、时钟信号输入端CLK以及信号输出端OUTPUT，用于在上拉节点PU的控制下将时钟信号输入端CLK的时钟信号输出至信号输出端OUTPUT。

复位模块102连接上拉节点PU、复位信号端RESET以及第一电压端Voff，用于在复位信号端RESET的控制下，将上拉节点PU的电位下拉至第一电压端Voff的电位。

第一下拉模块105连接信号输入端INPUT、第一电压端Voff以及信号输出端OUTPUT，用于在信号输入端INPUT的控制下，将信号输出端OUTPUT的电位下拉至第一电压端Voff的电位；

下拉控制模块106连接上拉节点PU、下拉节点PD、第一电压端Voff以及第二电压端ELVDD，用于在上拉节点PU的控制下，将第一电压端Voff的电压输出至下拉节点PD；或者，用于在第二电压端ELVDD的控制下，将下拉节点PD的电位上拉至第二电压端ELVDD的电位。

第二下拉模块106连接下拉节点PD、第一电压端Voff以及信号输出端OUTPUT，用于在下拉节点PD的控制下，将信号输出端OUTPUT的电位下拉至第一电压端Voff的电位。

本发明实施例提供一种移位寄存器单元包括上拉控制模块、上拉模块、复位模块、下拉控制模块、第一下拉模块、第二下拉模块。其中上拉控制模块连接信号输入端和上拉节点，用于在信号输入端的控制下，将信号输入端的信号输出至上拉节点；上拉模块连接上拉节点、时钟信号输入端以及信号输出端，用于在上拉节点的控制下将时钟信号输入端的时钟信号输出至信号输出端；复位模块连接上拉节点、复位信号端以及第一电压端，用于在复位信号端的控制下，将上拉节点的电位下拉至第一电压端的电位；第一下拉模块连接信号输入端、第一电压端以及信号输出端，用于在信号输入端的控制下，将信号输出端的电位下拉至第一电压端的电位；下拉控制模块连接上拉节点、下拉节点、第一电压端以及第二电压端，用于在所述上拉节点的控制下，将所述下拉节点的电位下拉至所述第一电压端的电位；或者，用于在所述第二电压端的控制下，将所述下拉节点的电位上拉至所述第二电压端的电位；第二下拉模块连接下拉节点、第一电压端以及信号输出端，用于在下拉节点的控制下，将信号输出端的电位下拉至第一电压端的电位。

这样一来，在一图像帧内，第一下拉模块在信号输入端的控制下，可以将信号输出端的电位下拉至第一电压端的电位，以对信号输出端在输出阶段前进行复位，以使得信号输出端处于无输出状态；同时，上拉控制模块可以对上拉节点的电位进行控制，而该上拉节点可以控制上拉模块将时钟信号输入端的时钟信号作为栅极扫描信号由信号输出端输出，以对与该信号输出端相连接的栅线进行扫描；此外，复位模块能够控制上拉节点的电位，而在该上拉节点的控制下，下拉控制模块能够控制下拉节点的电位，该下拉节点能够控制第二下拉模块将信号输出端的电位下拉至第一电压端的电位，从而使得信号输出端在复位阶段能够处于无输出状态，并且，在下一图像帧之前，在上述上拉节点和下拉节点的控制下，第二电压端能够持续控制第二下拉模块将信号输出端的电位下拉至第一电压端的电位，以使得移位寄存器单元在复位阶段后到下一图像帧之前能够持续保持无信号输出的状态。综上所述，该移位寄存器单元能够在输出阶段前的非工作状态，以及输出阶段后的非工作状态均处于无信号输出的状态，从而提高了该移位寄存器单元构成的栅极驱动电路的稳定性。

以下结合图2对图1所示的移位寄存器单元中各个模块的结构进行详细的举例说明。

具体的，上述上拉控制模块101包括第一晶体管T1。其中，第一晶体管T1的栅极和第一极连接信号输入端INPUT，其第二极与上拉节点PU相连接。

上述上拉模块104包括电容C和第三晶体管T3。

其中，第三晶体管T3的栅极与上拉节点PU相连接，第一极连接时钟信号输出端CLK，第二极连接信号输出端OUTPUT。

电容C的一端与上拉节点PU相连接，另一端连接信号输出端OUTPUT。

上述复位模块102包括第二晶体管T2。其中，第二晶体管T2的栅极与复位信号端RESET相连接，第一极连接第一电压端Voff，第二极连接上拉节点PU。

上述下拉控制模块103包括第四晶体管T4和第五晶体管T5。

其中，第四晶体管T4的栅极与上拉节点PU相连接，第一极连接第一电压端Voff，第二极连接下拉节点PD。

第五晶体管T5的栅极和第一极与第二电压端ELVDD相连接，其第二极连接下拉节点PD。

上述第一下拉模块105包括第六晶体管T6。其中，第六晶体管T6的栅极与信号输入端INPUT相连接，第一极连接第一电压端Voff，第二极连接信号输出端OUTPUT。

上述第二下拉模块106包括第七晶体管T7。其中，第七晶体管T7的栅极与下拉节点PD相连接，第一极连接第一电压端Voff，第二极连接信号输出端OUTPUT。

需要说明的是，上述晶体管可以为N型晶体管，也可以为P型晶体管；可以为增强型晶体管，也可以为耗尽型晶体管；上述晶体管的第一极可以为源极，第二极可以为漏极，或者上述晶体管的第一极可以为漏极，第二极为源极，本发明对此不作限定。

以下以上述晶体管均为N型晶体管为例，并结合图3对如图2所示的移位寄存器单元中的各个晶体管，在一图像帧的不同的阶段(P1～P4)的通断情况进行详细的举例说明。其中，本发明实施例中是以第一电压端Voff恒定输出低电平，第二电压端ELVDD恒定输出高电平为例进行的说明。

输入阶段P1，CLK＝0；INPUT＝1；RESET＝0；其中“0”表示低电平，“1”表示高电平。

在此情况下，在信号输入端INPUT输出高电平的控制下，第六晶体管T6导通，将信号输出端OUTPUT的电位下拉至第一电压端Voff的低电位，从而能够使得信号输出端OUTPUT在该阶段无栅极扫描信号输出，从而处于无输出状态。

同时，由于信号输入端INPUT输出高电平，因此第一晶体管T1导通，从而将信号输入端INPUT的高电平输出至上拉节点PU，并通过电容C对该高电平进行存储。在上拉节点PU的控制下，第三晶体管T3导通，将时钟信号输入端CLK的低电平输出至信号输出端OUTPUT。

此外，在上拉节点PU高电位的控制下，第四晶体管T4导通。因此，即使第二电压端ELVDD输出高电平，第五晶体管T5导通，能够将下拉节点PD的电位上拉至第二电压端ELVDD的高电位，但是由于导通的第四晶体管T4也会将该下拉节点PD的电位下拉至第一电压端Voff的低电位，因此下拉节点PD在该阶段处于低电位，第七晶体管T7处于截止状态。

另外，由于复位信号端RESET输出低电平，因此第二晶体管T2处于截止状态。

综上所述，信号输出端OUTPUT在上述输入阶段P1输出低电平。

输出阶段P2，CLK＝1；INPUT＝0；RESET＝0。

在此情况下，由于信号输入端INPUT输入低电平，第一晶体管T1和第六晶体管T6均处于截止状态。

电容C将输入阶段P1存储的高电平对上拉节点PU进行充电，从而使得第三晶体管T3开启。在此情况下，时钟信号输入端CLK的高电平通过第三晶体管T3输出至信号输出端OUTPUT。此外，在电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，并维持第三晶体管T3处于导通的状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

此外，在上拉节点PU高电位的控制下，与输入阶段P1相同，第四晶体管T4导通，第五晶体管T5导通，下拉节点PD处于的低电位，第七晶体管T7处于截止状态。

同样，由于复位信号端RESET输出低电平，因此第二晶体管T2处于截止状态。

综上所述，信号输出端OUTPUT在上述输出阶段P2输出高电平，以向与信号输出端OUTPUT相连接的栅线输出栅极扫描信号。

复位阶段P3，CLK＝0；INPUT＝0；RESET＝1。

在此情况下，由于复位信号端RESET输出高电平，第二晶体管T2导通，通过第二晶体管T2将上拉节点PU的电位下拉至第一电压端Voff的低电位，以对上拉节点PU进行复位。

此时，第四晶体管T4处于截止状态，第二电压端ELVDD输出高电平，导通第五晶体管T5，能够将下拉节点PD的电位上拉至第二电压端ELVDD的电位，在下拉节点PD的高电位控制下，第七晶体管T7导通，通过第七晶体管T7将信号输出端OUTPUT的电位下拉至第一电压端Voff的低电位，以对信号输出端OUTPUT进行复位。

此外，在上述上拉节点PU低电位的控制下，第三晶体管T3处于截止状态。在上述信号输入端INPUT输出低电平的控制下，第一晶体管T1和第六晶体管T6均处于截止状态。

综上所述，信号输出端OUTPUT在上述复位阶段P3输出低电平，以对信号输出端OUTPUT进行复位。

降噪阶段P4，INPUT＝0；CLK＝1；RESET＝0。

在此情况下，信号输入端INPUT输入低电平第一晶体管T1处于截止状态，向上拉节点PU无信号输入，同时第六晶体管T6也处于截止状态。

另外，复位信号端RESET输出低电平，第二晶体管T2处于截止状态，上拉节点PU无信号输入，上拉节点PU保持复位阶段P3的低电平，第三晶体管T3处于截止状态。

在上拉节点PU的低电位控制下，第四晶体管T4处于截止状态，此时，第二电压端ELVDD输出高电平，导通第五晶体管T5，并将下拉节点PD的电位上拉至第二电压端ELVDD的高电位，在下拉节点PD的高电位控制下，第七晶体管T7导通，通过第七晶体管T7将信号输出端OUTPUT的电位下拉至第一电压端Voff的低电位。

综上所述，信号输出端OUTPUT在上述降噪阶段P4输出低电平，以对信号输出端OUTPUT进行降噪。

接下来，可以在下一图像帧之前，通过第二电压端ELVDD持续输出的高电平控制下，第五晶体管T5导通，并将的拉节点PD的电位上拉至第二电压端ELVDD的电位，第七晶体管T7导通，将信号输出端OUTPUT的电位下拉至第一电压端Voff的低电位，即信号输出端OUTPUT保持无信号输出的状态。

第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第六晶体管T6同降噪阶段P4相同均处于截止状态。

需要说明的是，上述实施例中晶体管的通、断过程是以所有晶体管为N型晶体管为例进行说明的，当所有晶体管均为P型时，需要对图3中各个控制信号进行翻转，而移位寄存器单元中各个模块的晶体管的通断过程同上所述，此处不再赘述。

本发明实施例提供一种栅极驱动电路，如图4所示，包括多个级联的如上述所述的任意一种移位寄存器单元(RS1、RS2……RSn)。

第一级移位寄存器单元RS1的信号输入端INPUT连接起始信号端STV，除了第一级移位寄存器单元RS1以外，上一级移位寄存器单元RS(n-1)的信号输出端OUTPUT连接下一级移位寄存器单元RS(n)的信号输入端INPUT。其中，起始信号端STV用于输出起始信号，该栅极驱动电路的第一级移位寄存器单元RS1在接收到上述起始信号后开始对栅线(G1、G2……Gn)进行逐行扫描

除了最后一级移位寄存器单元以外，下一级移位寄存器单元RS(n)的信号输出端连接上一级移位寄存器单元RS(n-1)的复位信号端RESET。

最后一级移位寄存器单元的复位信号端RESET接收复位信号。具体的，例如，如图4所示，最后一级移位寄存器单元的复位信号端RESET可以连接上述起始信号端STV，以通过该起始信号端STV输入复位信号，当起始信号端STV的起始信号输入第一级移位寄存器单元RS1的信号输入端INPUT时，最后一级移位寄存器单元RSn的复位信号端RESET可以将起始信号端STV的起始信号作为复位信号对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位。又例如，最后一级移位寄存器单元的复位信号端RESET可以单独设置的复位信号，以对最后一级移位寄存器单元RSn的信号输出端OUTPUT进行复位

本发明实施例提供一种显示装置，包括如上所述的任意一种栅极驱动电路，具有与前述实施例提供的栅极驱动电路相同的结构和有益效果。由于前述实施例已经对栅极驱动电路的结构和有益效果进行了详细的描述，此处不再赘述。

本发明实施例提供一种用于驱动上述任意一种移位寄存器单元的方法，在一图像帧内，所述方法包括：

如图3所示的输入阶段P1：

在信号输入端INPUT的控制下，如图1所示的第一下拉模块105将信号输出端OUTPUT的电位下拉至第一电压端Voff的电位。

同时，在信号输入端INPUT的控制下，上拉控制模块101将信号输入端INPUT的信号输出至上拉节点PU。上拉模块104将上拉节点PU的信号进行存储，并在上拉节点PU的控制下，将时钟信号输入端CLK输出的时钟信号输出至信号输出端OUTPUT。

此外，在上拉节点PU的控制下，下拉控制模块103将下拉节点PD的电位下拉至第一电压端Voff的电位。另外，复位模块102和第二下拉模块106均未开启。

当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在该输入阶段P1中，时钟信号输入端CLK输入低电平，信号输入端INPUT输入高电平，复位信号端RESET输入低电平。此外，上拉节点PU为高电平，下拉节点PD为低电平，信号输出端OUTPUT输出低电平。

基于此，在该输入阶段P1中上述各个模块中晶体管的通断情况为：第六晶体管T6导通，将信号输出端OUTPUT的电位下拉至第一电压端Voff的低电位，以使得信号输出端OUTPUT在该阶段处于无输出状态。此外，第一晶体管T1导通，将信号输出端OUTPUT的高电平输出至上拉控制节点PU，并通过电容C对该高电平进行存储。在上拉节点PU的高电位控制下，第三晶体管M3导通，将时钟信号输入端CLK的低电平输出至信号输出端OUTPUT。

另外，由于在上拉节点PU高电位的控制下，第四晶体管T4导通，这样一来，即使第二电压端ELVDD输出高电平，第五晶体管T5导通，能够将下拉节点PD的电位上拉至第二电压端ELVDD的高电位，但是由于导通的第四晶体管T4也会将该下拉节点PD的电位下拉至第一电压端Voff的低电位，因此下拉节点PD在该阶段处于低电位，第七晶体管T7处于截止状态。此外，由于复位信号端RESET输入低电平，因此第二晶体管T2处于截止状态。

输出阶段P2：

上拉模块104将上一阶段存储的信号输出至上拉节点PU，在上拉节点PU的控制下，上拉模块104将时钟信号输入端CLK的时钟信号输出至信号输出端OUTPUT，信号输出端OUTPUT输出栅极扫描信号。

在上拉节点PU的控制下，下拉控制模块103将下拉节点PD的电位下拉至第一电压端Voff的电位。上拉控制模块101、复位模块102、第一下拉模块105以及第二下拉模块106均未开启。

当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在该输出阶段P2中，时钟信号输入端CLK输入高电平，信号输入端INPUT输入低电平，复位信号端RESET输入低电平。此外，上拉节点PU为高电平，下拉节点PD为低电平，信号输出端OUTPUT输出高电平。

基于此，在该输出阶段P2中上述各个模块中晶体管的通断情况为：第一晶体管T1处于截止状态。电容C将输出阶段P2存储的高电平对上拉节点PU进行充电，从而使得第三晶体管T3保持开启状态。在此情况下，时钟信号输入端CLK的高电平通过第三晶体管T3输出至信号输出端OUTPUT。此外，在电容C的自举(Bootstrapping)作用下，上拉节点PU的电位进一步升高，以维持第三晶体管T3处于导通的状态，从而使得时钟信号端CLK的高电平能够作为栅极扫描信号输出至与信号输出端OUTPUT相连接的栅线上。

此外，在上拉节点PU的高电平控制下，与输入阶段P1相同，第四晶体管T4导通，第五晶体管T5导通，下拉节点PD处于的低电位，第七晶体管T7处于截止状态。信号输入端INPUT输入低电平，第六晶体管T6截止。复位信号端RESET输入低电平，第二晶体管T2截止。

复位阶段P3：

在复位信号端RESET的控制下，复位模块102开启，将上拉节点PU的电位下拉至第一电压端Voff的电位。在上拉节点PU的控制下，下拉控制模块103开启，下拉节点PD的电位上拉至第二电压端ELVDD的电位。在下拉节点PD的控制下，第二下拉模块106开启，将信号输出端OUTPUT的电位下拉至第一电压端Voff的电位。

此外，上拉模块104、上拉控制模块101以及第一下拉模块105均未开启。

当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在该复位阶段P3中，时钟信号输入端CLK输入低电平，信号输入端INPUT输入低电平，复位信号端RESET输入高电平。此外，上拉节点PU为低电平，下拉节点PD为高电平，信号输出端OUTPUT输出低电平。

基于此，在该复位阶段P3中上述各个模块中晶体管的通断情况为：第一晶体管T1处于截止状态。复位信号端RESET输入高电平，第二晶体管T2导通，并将上拉节点PU的电位下拉至第一电压端Voff的低电位。在上拉节点PU的低电位控制下第三晶体管T3、第四晶体管T4均处于截止状态。在第二电压端ELVDD的控制下，第五晶体管T5导通，并将下拉节点PD的电位上拉至第二电压端ELVDD的电位。在下拉节点PD的高电位控制之下，第七晶体管T7开启，并将信号输出端OUTPUT的电位下拉至第一电压端Voff的低电位，以对信号输出端OUTPUT进行复位。

此外，在信号输入端INPUT输入的低电平控制下，第一晶体管T1以及第六晶体管T6均处于截止状态。

降噪阶段P4：

在上拉节点PU的控制下，下拉控制模块103开启，将下拉节点PD的电位上拉至第二电压端ELVDD的电位，在下拉节点PD的控制下，第二下拉模块106开启，将信号输出端OUTPUT的电位下拉至第一电压端Voff的电位。

此外，上拉控制模块101、上拉模块104、复位模块102以及第一下拉模块105均为开启。

当上述移位寄存器单元中各个模块的结构如图2所示，且各个模块中的晶体管均为N型晶体管时，如图3所示，在该降噪阶段P4中，时钟信号输入端CLK输入高电平，信号输入端INPUT输入低电平，复位信号端RESET输入低电平。此外，上拉节点PU为低电平，下拉节点PD为高电平，信号输出端OUTPUT输出低电平。

基于此，在该降噪阶段P4中上述各个模块中晶体管的通断情况为：在信号输入端INPUT输入低电平的控制下，第一晶体管T1和第六晶体管T6均处于截止状态。复位信号端RESET输入低电平的控制下，第二晶体管T2处于截止状态。上拉节点PU保持复位阶段P3的低电平，从而使得第三晶体管T3以及第四晶体管T4均处于截止状态。

此外，第五晶体管T5在第二电压端ELVDD的控制下导通，并将下拉节点PD电位上拉至第二电压端ELVDD的电位。在下拉节点PD的高电平控制下，第七晶体管T7导通，通过第七晶体管T7将信号输出端OUTPUT的电位下拉至第一电压端Voff的低电位，以对信号输出端OUTPUT进行降噪。

接下来，可以在下一图像帧之前，重复降噪阶段P4的过程，第二电压端ELVDD持续输出的高电平，能够将上拉节点PD的电位持续上拉至第二电压端ELVDD的高电位，第二下拉模块106开启，将信号输出端OUTPUT的电位下拉至第一电压端Voff的低电位，信号输出端OUTPUT在降噪阶段P4后保持无信号输出的状态。

具体的，各个模块中晶体管的通断情况与降噪阶段P4相同，第五晶体管T5在第二电压端ELVDD的控制下导通，并将下拉节点PD的电位上拉至第二电压端ELVDD的电位。在下拉节点PD的高电位控制下，第七晶体管T7导通，通过第七晶体管T7将信号输出端OUTPUT的电位下拉至第一电压端Voff的低电位。

第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第六晶体管T6同降噪阶段P4相同均处于截止状态。

这样一来，在一图像帧内，第一下拉模块在信号输入端的控制下，可以将信号输出端的电位下拉至第一电压端的电位，以对信号输出端在输出阶段前进行复位，以使得信号输出端处于无输出状态；同时，上拉控制模块可以对上拉节点的电位进行控制，而该上拉节点可以控制上拉模块将时钟信号输入端的时钟信号作为栅极扫描信号由信号输出端输出，以对与该信号输出端相连接的栅线进行扫描；此外，复位模块能够控制上拉节点的电位，而在该上拉节点的控制下，下拉控制模块能够控制下拉节点的电位，该下拉节点能够控制第二下拉模块将信号输出端的电位下拉至第一电压端的电位，从而使得信号输出端在复位阶段能够处于无输出状态，并且，在下一图像帧之前，在上述上拉节点和下拉节点的控制下，第二电压端能够持续控制第二下拉模块将信号输出端的电位下拉至第一电压端的电位，以使得移位寄存器单元在复位阶段后到下一图像帧之前能够持续保持无信号输出的状态。综上所述，该移位寄存器单元能够在输出阶段前的非工作状态，以及输出阶段后的非工作状态均处于无信号输出的状态，从而提高了该移位寄存器单元构成的栅极驱动电路的稳定性。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种移位寄存器单元，其特征在于，包括上拉控制模块、上拉模块、复位模块、下拉控制模块、第一下拉模块、第二下拉模块；

所述上拉控制模块连接信号输入端和上拉节点，用于在所述信号输入端的控制下，将所述信号输入端的信号输出至所述上拉节点；

所述上拉模块连接所述上拉节点、时钟信号输入端以及信号输出端，用于在所述上拉节点的控制下将所述时钟信号输入端的时钟信号输出至所述信号输出端；

所述复位模块连接所述上拉节点、复位信号端以及第一电压端，用于在所述复位信号端的控制下，将所述上拉节点的电位下拉至所述第一电压端的电位；

所述第一下拉模块连接所述信号输入端、所述第一电压端以及所述信号输出端，用于在所述信号输入端的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位；

所述下拉控制模块连接所述上拉节点、下拉节点、所述第一电压端以及第二电压端，用于在所述上拉节点的控制下，将所述下拉节点的电位下拉至所述第一电压端的电位；或者，用于在所述第二电压端的控制下，将所述下拉节点的电位上拉至所述第二电压端的电位；

所述第二下拉模块连接所述下拉节点、所述第一电压端以及所述信号输出端，用于在所述下拉节点的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉控制模块包括第一晶体管，所述第一晶体管的栅极和第一极连接所述信号输入端，其第二极与所述上拉节点相连接。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述上拉模块包括电容和第三晶体管，所述第三晶体管的栅极与所述上拉节点相连接，第一极连接所述时钟信号输出端，第二极连接所述信号输出端；

所述电容的一端与所述上拉节点相连接，另一端连接所述信号输出端。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述复位模块包括第二晶体管，所述第二晶体管的栅极与所述复位信号端相连接，第一极连接所述第一电压端，第二极连接所述上拉节点。

5.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉控制模块包括第四晶体管和第五晶体管；

所述第四晶体管的栅极与所述上拉节点相连接，第一极连接所述第一电压端，第二极连接所述下拉节点；

所述第五晶体管的栅极和第一极与所述第二电压端相连接，其第二极连接所述下拉节点。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉模块包括第六晶体管，所述第六晶体管的栅极与所述信号输入端相连接，第一极连接所述第一电压端，第二极连接所述信号输出端。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉模块包括第七晶体管，所述第七晶体管的栅极与所述下拉节点相连接，第一极连接所述第一电压端，第二极连接所述信号输出端。

8.一种栅极驱动电路，其特征在于，包括多个级联的如权利要求1-7任一项所述的移位寄存器单元，其特征在于，

第一级移位寄存器单元的信号输入端连接起始信号端；

除了第一级移位寄存器单元以外，上一级移位寄存器单元的信号输出端连接下一级移位寄存器单元的信号输入端；

除了最后一级移位寄存器单元以外，下一级移位寄存器单元的信号输出端连接上一级移位寄存器单元的复位信号端；

最后一级移位寄存器单元的复位信号端接收复位信号。

9.一种显示装置，其特征在于，包括如权利要求8所述的栅极驱动电路。

10.一种移位寄存器单元的驱动方法，其特征在于，在一图像帧内，所述方法包括：

输入阶段：

第一下拉模块在第一输入信号端的控制下，将信号输出端的电位下拉至所述第一电压端的电位；

上拉控制模块在所述第一输入信号端的控制下，将所述第一输入信号端的输入信号输出至上拉节点；

上拉模块在所述上拉节点的控制下，将时钟信号端输入的时钟信号输出至所述信号输出端，并将所述上拉节点的信号进行存储；

下拉控制模块在所述上拉节点的控制下，将下拉节点的电位下拉至所述第一电压端的电位；

输出阶段：

上拉模块将上一阶段存储的信号输出至所述上拉节点，在所述上拉节点的控制下，所述上拉模块将所述时钟信号端输入的时钟信号输出至所述信号输出端，所述信号输出端输出栅极扫描信号；

复位阶段：

复位模块在复位信号端的控制下，将所述第一电压端的电压输出至所述上拉节点；

下拉控制模块在所述上拉节点和所述第一电压端的控制下，将下拉节点的电位上拉至第二电压端的电位；

第二下拉模块在所述下拉节点的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位；

降噪阶段：

下拉控制模块在所述第二电压端的控制下，将所述下拉节点的电位上拉至所述第二电压端的电位；

第二下拉模块在所述下拉节点的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位；

在下一图像帧之前，在所述第二电压端的控制下，所述下拉节点的电位持续上拉至所述第二电压端的电位，并在所述下拉结点的控制下，将所述信号输出端的电位下拉至所述第一电压端的电位，所述信号输出端保持无信号输出的状态。