CN106100635A - 锁相环时钟抖动的仿真方法及*** - Google Patents

锁相环时钟抖动的仿真方法及*** Download PDF

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丁
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Abstract

本发明提供一种锁相环时钟抖动的仿真方法及***，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该方法包括：步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；步骤2，使用Verilog‑A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；步骤3，当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；步骤4，计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。本发明提高了锁相环时钟抖动的仿真的效率。

Description

锁相环时钟抖动的仿真方法及***
技术领域
本发明涉及仿真技术领域，特别是涉及一种锁相环时钟抖动的仿真方法及***，将其应用于集成电路芯片设计时，在电路原理图的仿真阶段可对锁相环电路的噪声性能进行预测。
背景技术
当锁相环环路存在稳态时，利用仿真工具SpectreRF预测锁相环的噪声性能。噪声分析的过程包括：利用仿真工具SpectreRF的PSS(周斯稳态分析)得到稳态时的静态工作点；当锁相环路不存在稳态时，进行PSS得到的分析结果显示无法收敛，即时钟数据恢复电路、分数型锁相环、以及任何采用死区的鉴相器的锁相环均不能采用这种仿真；当锁相环环路稳态是，理论上可采用仿真工具SpectreRF进行噪声分析。一方面，进行基础的噪声分析时，至少需要进行PSS和Pnoise(周期性噪声分析)，且PSS分析出现收敛后才能够进行PNoise分析，即需要等待出现一段“待收敛时间”，且这段时间需要设置足够长、才能确保PSS分析已经收敛状态，此“待收敛时间”大概相当于锁相环的锁定时间。另一方面，进行PNoise分析时，需要观察输出足够多的信号周期，且每个周期还需许多时间点来准确解析。所以，如果锁相环的分频比过大，那么整个锁相环环路的PSS加上PNoise分析需要仿真大量的时间点，耗时非常长，因此，直接使用仿真工具SpectreRF仿真锁相环的噪声不太现实。
目前常见的锁相环行为级模型是频域模型。首先，利用SpectreRF仿真得到每个模块的相位噪声，将相位噪声嵌入到行为级模型对应的单个模块，再将所有模块的模型连接成完整的锁相环环路，仿真此环路得到整体噪声情况。其中，每个模块的行为级模型由Verilog-A语言描述。Verilog-A是用于描述模拟电路的硬件描述语言，具有较强的可读性。大到整个***，小至由单个晶体管构成的模拟开关或电流源，均可用Verilog-A进行描述。它建立的行为级模型能够像Spice电路的仿真编译那样映射成网表。也就是说，只要能对模拟电路实现足够精确地行为建模，Verilog-A的模型就能准确反映电路的性能；而与仿真精度要求较高的Spice仿真不同之处，Verilog-A模型的仿真速度要快得多，可在较短时间内完成***验证和参数确定。
其中，Verilog-A建模的主要内容包括模型名称、端口以及参数的设置、电路功能的描述。针对锁相环的Verilog-A建模已经很常见，难度也并不高。Verilog-A建立的模型和模拟电路晶体管级的原理图一样，可封装成供上层电路调用的符号。以电荷泵型锁相环的三态鉴频鉴相器为例，描述其功能的重点为在两个输入信号的上升(或下降)沿出现时，输出开关信号变为高电平；两个输入信号同时为高电平时，电路经过一定的延迟后复位。其中，延迟时间长短就可以设置为可调参数，用以模拟死区效应的影响。而压控振荡器的功能描述则集中在输出频率随控制电压的改变而改变。增益KVCO以及中心频率fc均是外部可调的参数。
因此，亟需一种既能仿真锁相环的噪声信息又能提高其仿真速度的方法。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种锁相环时钟抖动的仿真方法及***，用于解决现有技术中锁相环基于频域行为级模型的时钟抖动仿真速度太慢的问题。
为实现上述目的及其他相关目的，本发明提供一种锁相环时钟抖动的仿真方法，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该方法包括：
步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；
步骤2，使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；
步骤3，当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；
步骤4，计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。
本发明的另一目的在于提供一种锁相环时钟抖动的仿真***，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该***包括：
处理模块，适于采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；
模型仿真模块，适于使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；
记录模块，适于当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；
计算模块，适于计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。
如上所述，本发明的锁相环时钟抖动的仿真方法及***，具有以下有益效果：
本发明通过Verilog-A语言建立电压域的行为级模型，将锁相环内各个模块的时钟抖动信号嵌入该行为级模型，当行为级模型内锁相环在锁定时，获取输出的大量周期长度信息，通过计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。在电压域的仿真时，不需要很小的时间步长进行解析，大大减少了仿真时间；同时，使用Verilog-A语言建立电压域的行为级模型，可与schematic互换使用，有利于提高设计效率；将仿真的锁相环时钟抖动方式和结果用于创新设计时，可快速比较不同锁相环结构性能的优劣。
附图说明
图1显示为本发明锁相环时钟抖动的仿真方法的流程图；
图2显示为使用Verilog-A语言描述的压控振荡器和鉴频鉴相器；
图3显示为使用Verilog-A语言描述的压控振荡器和鉴频鉴相器行为级模型的符号显示；
图4显示为对压控振荡器进行PSS和PNOISE分析得到的相位噪声曲线；
图5显示为通过本方法得到的相位噪声的功率谱密度曲线；
图6-1、6-2显示为通过本方法得到的两种锁相环的相位噪声的功率谱密度曲线；
图7显示为本发明锁相环时钟抖动的仿真***的结构图。
元件标号说明：
1 处理模块
2 模型仿真模块
3 记录模块
4 计算模块
5 显示模块
S1～S5 步骤1至步骤5
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
所述锁相环至少包括：鉴相器(Phase Detector，PD)：比较输入参考信号与由压控振荡器生成的输出信号的相位差，将该相位差输出至环路滤波器。
环路滤波器(Loop Filter)：通常为低通滤波器，用于过滤相位差中的高频部分，保留直流部分信号发送至压控振荡器。
压控振荡器(Voltage Controlled Oscillator,VOC)：根据直流部分信号产生一个震荡信号。
根据锁相环的技术路线划分，主要包括以下四类锁相环：
模拟锁相环(Analog or Linear PLL，LPLL)：全部采用模拟电路技术实现。
数字锁相环(Digital PLL，DPLL)：鉴相器采用数字电路技术实现，其余部分采用模拟电路技术实现。
全数字锁相环(All Digital PLL，ADPLL)：全部采用数字电路技术实现。
软件锁相环(Software PLL，SPLL)：所有功能模块采用软件实现，通常运行与实时控制***中(如单片机，DSP，FPGA等)。
上述类型的所述锁相环均能采用本方法，现着重列举数字锁相环中的电荷泵锁相环，其中，电荷泵锁相环与模拟锁相环相比，唯一区别是鉴频鉴相器与电荷泵电路(CP)合称为电荷泵鉴相，所述电荷泵电路对环路滤波器进行充放电。
如图1所示，一种锁相环时钟抖动的仿真方法，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该方法包括：
步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；
其中，采用仿真工具SpectreRF的周斯稳态分析和周期性噪声分析处理锁相环内的每个模块，其中，当采用周斯稳态分析处理某个模块时直到其进入稳态时，根据其静态工作点判定是否收敛；当存在静态工作点收敛的模块时，对静态工作点收敛的模块进行周期性噪声分析，得到相位噪声信号；
对所述相位噪声信号进行积分，得到对应的时钟抖动信号。
具体地，在电荷泵锁相环的仿真结构中，当需要得到压控振荡器输出的时钟抖动情况，搭建的仿真结构至少包括压控振荡器的负载电路与分频器的输入电路，按照上述方式，对应得到压控振荡器相位噪声曲线，对相位噪声曲线在某一频带上进行积分，得到周期抖动值。
当针对鉴频鉴相器、电荷泵电路和分频器电路时，仿真的目的是得到它们各自在边沿到边沿的时钟抖动，因为这些模块均属于边沿触发，按照步骤1的方式看得到边沿到边沿的时钟抖动值。当环路滤波器采用无源器件时，仿真从工艺库调用的模块已包含其噪声信息(相位噪声曲线)，无需进行额外的仿真。
步骤2，使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；
如图2所示，为使用Verilog-A语言描述的压控振荡器和鉴频鉴相器，通过使用Verilog-A语言建立锁相环基于电压域的行为级模型，将锁相环中鉴频鉴相器、电荷泵电路、环形滤波器、压控振荡器和分频器电路对应的时钟抖动信息全部嵌入至该行为级模型，通过对整个锁相环仿真结构进行仿真，采用仿真工具SpectreRF中Transient分析整个锁相环，得到仿真信息。
其中，通过Verilog-A语言描述锁相环的各个模块构建电压域的行为级模型，可与schematic互换使用，有利于提高设计效率。例如，如图3所示，是通过Verilog-A语言将图2中描述压控振荡器和鉴频鉴相器转成的相应模块电路结构。
其中，如图4所示，为压控振荡器进行PSS和PNOISE分析得到的相位噪声曲线，横坐标表示相对频率，纵坐标表示相位噪声，通过该方式无需建模即可得到压控压控振荡器仿真时的相位噪声曲线，节约了仿真时间。
步骤3，当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；
当构成的行为级模型的锁相环锁定时，其鉴频鉴相器的参考时钟与本振时钟上升沿的时延，该时延为相位误差；当该锁相环模型处于锁定状态时，该相位误差也就是锁相环的稳态相差参数；另外，在记录行为级模型的锁相环的输出波形，预设时间需至少满足在该时间段能够输出多个完整的周期长度信息。
电荷泵锁相环的检测锁定的方式包括模拟锁定检测和数字锁定检测两种方法。其中，模拟检测电路采用经鉴频鉴相器PFD输出的相位误差，产生脉冲信号对外部电容进行充电和放电，需要较长的时间以达到稳定的电平输出，以指示当前锁相环状态是锁定或失锁。数字锁定检测方法具有准确性高、可编程性且电路设计易于实现等优点而被广泛应用。目前，数字锁定检测通常采用在鉴频鉴相器PFD电路中检测经过分频后的参考时钟输入和同样经分频后的本振反馈信号的相位误差来实现，当相位误差超过某个锁定检测窗口时，锁相环电路就上报失锁指示信号。
步骤4，计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。
其中，采用Matlab中的mean函数与std函数分别处理所述周期长度信息，得到周期长度信息对应的平均值和标准差，即标准差为周期时钟抖动(period jitter)的均方根值(RMS value)；以及分别采用Matlab中的cumsum函数和psd函数依次处理周期长度信息，得到相位的功率谱密度，即先采用cumsum函数得到周期长度信息中的相位噪声曲线，再采用psd函数计算该相位噪声曲线的功率谱密度。
具体地，如图5所示，为通过本方法得到的相位噪声的功率谱密度曲线；该图的横坐标表示频率，纵坐标表示分贝每赫兹，period(周期)＝1e-009s，Frequency(频率)＝1e+009HZ，Jitter(抖动)＝2.09e-012S，max dT＝1.2％，periods(周期数)＝194921，Nifft(快速傅里叶运算)＝32768，Resolution Bandwidth(分辨率带宽)＝45776HZ(47dB)，对整个电荷泵锁相环仿真结构的相位噪声的功率谱密度曲线。
如图6-1、6-2所示，分别为通过本方法得到的两种锁相环的相位噪声的功率谱密度曲线。
其中，分别为电荷泵、采样锁相环的相位噪声的功率谱密度曲线，该图的横坐标表示频率，纵坐标表示分贝每赫兹。电荷泵锁相环：period(周期)＝1e-009s，Frequency(频率)＝1e+009HZ，Jitter(抖动)＝3.38e-013S，max dT＝0.19％，periods(周期数)＝92273，Nifft(快速傅里叶运算)＝32768，Resolution Bandwidth(分辨率带宽)＝45776HZ(47dB)
采样锁相环：period(周期)＝1e-009s，Frequency(频率)＝1e+009HZ，Jitter(抖动)＝1.6e-013S，max dT＝0.071％，periods(周期数)＝99990，Nifft(快速傅里叶运算)＝32768，Resolution Bandwidth(分辨率带宽)＝45776HZ(47dB)从功率谱密度曲线的抖动程度，采样锁相环的仿真结构更适合本仿真方法。
如图7所示，为本发明锁相环时钟抖动的仿真***的结构图，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该***包括：
处理模块1，适于采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；
模型仿真模块2，适于使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；
记录模块3，适于当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；
计算模块4，适于计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。
具体地，锁相环时钟抖动的仿真***包括显示模块5，适于将计算的行为级模型锁相环的时钟抖动信号与相位的功率谱密度显示出来。
综上所述，本发明通过Verilog-A语言建立电压域的行为级模型，将锁相环内各个模块的时钟抖动信号嵌入该行为级模型，当行为级模型内锁相环在锁定时，获取输出的大量周期长度信息，通过计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。在电压域的仿真时，不需要很小的时间步长进行解析，大大减少了仿真时间；同时，使用Verilog-A语言建立电压域的行为级模型，可与schematic互换使用，有利于提高设计效率；将仿真的锁相环时钟抖动方式和结果用于创新设计时，可快速比较不同锁相环结构性能的优劣。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (6)

1.一种锁相环时钟抖动的仿真方法，其特征在于，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该方法包括：
步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；
步骤2，使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；
步骤3，当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；
步骤4，计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。
2.根据权利要求1所述的锁相环时钟抖动的仿真方法，其特征在于，所述步骤1，采用周斯稳态分析和周期性噪声分析处理锁相环内的每个模块，获取每个所述模块的时钟抖动信号，包括：
采用仿真工具SpectreRF的周斯稳态分析和周期性噪声分析处理锁相环内的每个模块，其中，当采用周斯稳态分析处理某个模块时直到其进入稳态时，根据其静态工作点判定是否收敛；
当存在静态工作点收敛的模块时，对该静态工作点收敛的模块进行周期性噪声分析，得到相位噪声信号；
对所述相位噪声信号进行积分，得到对应的时钟抖动信号。
3.根据权利要求1所述的锁相环时钟抖动的仿真方法，其特征在于，所述步骤2，使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；包括：
使用Verilog-A语言描述锁相环内每个模块，构建基于电压域的行为级模型；
将每个所述模块的时钟抖动信号嵌入至电压域的行为级模型，以仿真工具SpectreRF中Transient分析整个锁相环得到仿真信息。
4.根据权利要求1所述的锁相环时钟抖动的仿真方法，其特征在于，所述步骤4，计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度，包括：
采用Matlab中的mean函数与std函数分别处理所述周期长度信息，得到周期长度信息对应的平均值和标准差；以及分别采用Matlab中的cumsum函数和psd函数依次处理周期长度信息，得到相位的功率谱密度。
5.一种锁相环时钟抖动的仿真***，其特征在于，适用于将锁相环内各个模块对应的噪声信息嵌入至电压域行为级模型，以获取锁相环的时钟抖动信号，该***包括：
处理模块，适于采用周斯稳态分析和周期性噪声分析处理锁相环内的各个模块，获取每个所述模块的时钟抖动信号；
模型仿真模块，适于使用Verilog-A语言构建锁相环的行为级模型，对嵌入每个所述模块的时钟抖动信号进行仿真；
记录模块，适于当行为级模型的锁相环锁定时，记录所述锁相环输出波形在预设时间内的周期长度信息；
计算模块，适于计算周期长度信息的平均值和标准差，得到行为级模型锁相环的时钟抖动信号与相位的功率谱密度。
6.根据权利要求5所述的锁相环时钟抖动的仿真***，其特征在于，还包括显示模块，适于将计算的行为级模型锁相环的时钟抖动信号与相位的功率谱密度显示出来。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106897506A (zh) * 2017-02-09 2017-06-27 中国科学院微电子研究所 锁相环设计中输出信号周期抖动的预测方法
CN106953635A (zh) * 2017-02-21 2017-07-14 江汉大学 一种频率源建模方法及***
CN110268404A (zh) * 2019-05-09 2019-09-20 长江存储科技有限责任公司 用于功能对等检测中的仿真方法
CN113138318A (zh) * 2021-04-27 2021-07-20 山东英信计算机技术有限公司 一种相位抖动测试方法及***
CN113868988A (zh) * 2021-09-26 2021-12-31 东南大学 一种毫米波锁相环环路的行为级建模方法
CN115361015A (zh) * 2022-10-14 2022-11-18 成都本原聚能科技有限公司 一种锁相环电路及其控制方法、锁相环芯片
CN117054847A (zh) * 2023-07-31 2023-11-14 中国矿业大学 一种评估vco相位噪声灵敏度的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070255547A1 (en) * 2006-04-04 2007-11-01 Xpedion Design Systems, Inc. Solving the periodic steady-state operating condition of a phase-locked loop or delay-locked loop circuit using a transient estimation method
CN103455002A (zh) * 2013-08-30 2013-12-18 天津大学 一种基于Verilog HDL的FPGA超高速工业控制***

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070255547A1 (en) * 2006-04-04 2007-11-01 Xpedion Design Systems, Inc. Solving the periodic steady-state operating condition of a phase-locked loop or delay-locked loop circuit using a transient estimation method
CN103455002A (zh) * 2013-08-30 2013-12-18 天津大学 一种基于Verilog HDL的FPGA超高速工业控制***

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
刘磊: ""应用于TD-LTE***的∑-△分数频率综合器研究"", 《万方数据知识服务平台》 *

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106897506A (zh) * 2017-02-09 2017-06-27 中国科学院微电子研究所 锁相环设计中输出信号周期抖动的预测方法
CN106897506B (zh) * 2017-02-09 2020-05-01 中国科学院微电子研究所 锁相环设计中输出信号周期抖动的预测方法
CN106953635A (zh) * 2017-02-21 2017-07-14 江汉大学 一种频率源建模方法及***
CN110268404A (zh) * 2019-05-09 2019-09-20 长江存储科技有限责任公司 用于功能对等检测中的仿真方法
CN110268404B (zh) * 2019-05-09 2020-09-25 长江存储科技有限责任公司 用于功能对等检测中的仿真方法
CN113138318A (zh) * 2021-04-27 2021-07-20 山东英信计算机技术有限公司 一种相位抖动测试方法及***
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CN117054847A (zh) * 2023-07-31 2023-11-14 中国矿业大学 一种评估vco相位噪声灵敏度的方法
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