CN106060425A - 一种基于fpga的串行视频信号时钟恢复***及方法 - Google Patents
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Abstract
本发明公开了一种基于FPGA的串行视频信号时钟恢复***及方法，所述***包括输入信号处理单元、视频数据存储单元、视频图像处理单元以及串行数据输出驱动单元；输入信号处理单元对接收串行数字视频信号进行均衡和数据恢复处理，并将其转换成并行数字视频信号；视频数据存储单元按照预定义的视频帧帧数为单位逐帧存储并行数字视频信号；视频图像处理单元读取所述视频数据存储单元存储的并行数字视频信号，并对并行数字视频信号进行帧率转化处理；串行数据输出驱动单元连接所述视频图像处理单元，将并行数字视频信号转换为串行数字视频信号后驱动输送至后级信号处理器。本发明有效降低了信号抖动，保证了矩阵内部的数字串行视频信号的完整性。
Description
技术领域
本发明涉及视频信号处理领域，特别是涉及一种适用于大规模多格式视频信号切换矩阵的基于FPGA的串行视频信号的时钟恢复***及方法。
背景技术
现有的大规模多格式数字视频切换矩阵内部，大量使用串行数字视频信号进行传输和切换，从而保证视频信号的信号传输完整性和切换芯片的低成本。但是在上述大规模矩阵中，串行数字视频信号经过长距离的传输后，则存在信号抖动增加，眼图效果不好等缺陷，从而导致经长距离的传输后无法保证信号完整性的致命缺陷。
目前，要解决上述问题则必须使用时钟恢复技术进行处理，即利用现有的进口数字视频信号时钟恢复芯片进行处理，但是当前的时钟恢复技术尚存在只针对串行信号处理，难度较大，成本较高，并且无法针对视频信号进行协议校验，冗余校验的缺陷；同时也会造成大规模多格式视频矩阵成本较高，内部信号监控困难等缺陷。
发明内容
鉴于已有技术存在的缺陷，本发明的目的是要提供一种基于FPGA的串行视频信号时钟恢复***，该时钟恢复***基于高速串行数字信号的特性，使用FPGA对数字视频信号的进行时钟恢复处理，有效降低了信号抖动，提升了信号传输指标，进而保证矩阵内部的数字串行视频信号的完整性。
为了实现上述目的，本发明的技术方案：
一种基于FPGA的串行视频信号时钟恢复***，其特征在于：
包括输入信号处理单元、视频数据存储单元、视频图像处理单元以及串行数据输出驱动单元；
所述输入信号处理单元，用以对接收串行数字视频信号进行均衡和数据恢复处理，并转换成并行数字视频信号后发送至视频数据存储单元；
所述视频数据存储单元连接所述输入信号处理单元，用以按照预定义的视频帧帧数为单位逐帧存储所述并行数字视频信号；
所述视频图像处理单元连接所述视频数据存储单元，用以读取所述视频数据存储单元存储的并行数字视频信号，并对所述并行数字视频信号进行帧率转化处理使得所述并行数字视频信号的帧率与所述预先设定的输出视频信号的帧率成一定比例关系；
所述串行数据输出驱动单元连接所述视频图像处理单元，用以将并行数字视频信号转换为串行数字视频信号后驱动输送至后级信号处理器。
进一步的，所述输入信号处理单元包括FPGA芯片的serdes处理模块。
所述输入信号处理单元还用于对接收到串行数字视频信号进行误码校验，即自接收到串行数字视频信号中提取校验码并与随所述串行数字视频信号一并发送来的CRC校验码进行误码校验，若存在校验错误即比对不一致，则进行报警，提示出现解码错误。
进一步的，所述视频数据存储单元包括通过FPGA芯片的DDR模块控制接口连接的DDR存储芯片。
进一步的，所述串行数据输出驱动单元包括FPGA芯片的serdes处理模块以及端口驱动模块。
本发明还提供了一种基于FPGA的串行视频信号时钟恢复方法，其特征在于：
包括如下步骤
S1、对接收串行数字视频信号进行均衡和数据恢复处理，并转换成并行数字视频信号后发送；
S2、按照预定义的视频帧帧数为单位逐帧存储所述并行数字视频信号；
S3、读取所存储的并行数字视频信号，并对所述并行数字视频信号进行帧率转化处理使得所述并行数字视频信号的帧率与所述预先设定的输出视频信号的帧率成一定比例关系；
S4、将并行数字视频信号转换为串行数字视频信号后驱动输送至后级信号处理器。
进一步的，所述S1在进行转换时还对接收到串行数字视频信号进行误码校验，即自接收到串行数字视频信号中提取校验码并与随所述串行数字视频信号一并发送来的CRC校验码进行误码校验，若存在校验错误即比对不一致，则进行报警，提示出现解码错误。
进一步的，所述S2通过FPGA芯片的DDR模块控制接口连接的DDR存储芯片存储数据。
与现有技术相比，本发明的有益效果：
本发明针对高速串行数字信号的特性，使用了FPGA芯片进行数字视频信号的时钟恢复，有效降低了视频信号抖动，提升了信号传输指标；同时保证矩阵内部的数字串行视频信号的完整性，大幅度降低了成本以及提高了***的灵活度，并且可以检测信号质量对信号进行冗余校验和冗余纠错。
附图说明
图1为本发明所述时钟恢复***的电路结构框图；
图2为现有大型多格式矩阵内部串行信号交叉信号示意图；
图3为所述输入信号处理单元的serdes处理模块信号接口电路图；
图4为所述视频数据存储单元接口电路图；
图5为FPGA的serdes输入信号接收路径示意图；
图6为视频数据存储模块工作流程图；
图7为时钟恢复前的串行数字视频信号的眼图；
图8为时钟恢复后的串行数字视频信号的眼图；
图9为本发明所述时钟恢复方法对应的步骤流程图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图，对本发明进行进一步详细说明。
如图2所示，通常在一个大规模的多格式视频切换矩阵当中，信号路数较多，所有的信号都需要集中的一个切换芯片进行的交叉切换，因此大部分信号在PCB的走线和机箱内部走线会比较长，这样就造成信号存在相当程度上的衰减的问题(如图7)，但是当长度超过一定程度时，后级信号处理器无法恢复正确的数字视频信号，从而导致视频信号的完整性很难得到保证。
基于上述问题，本发明设计了一种用以实现在信号的传输过程当中且在信号衰减到无法完整恢复数据之前进行信号的时钟恢复处理的时钟恢复电路；以使得恢复后的数字视频信号的眼图如图8，从而有效延长信号走线长度，为大规模多格式视频切换矩阵的扩容提供基本的技术可行性。
如图1所示，所述基于FPGA的串行视频信号时钟恢复***，其包括输入信号处理单元、视频数据存储单元、视频图像处理单元以及串行数据输出驱动单元四个单元；
其中，如图3-图5所示，所述输入信号处理单元用以对接收串行数字视频信号进行均衡和数据恢复处理，并转换成并行数字视频信号；为了便于说明，以图2的第2路输入信号经过矩阵切换输出至第255路为例，此时信号已经出现了衰减如图7，眼图已经开始变的不清晰，直接输出给后级板卡时，信号出现的错误，视频信号出现了噪点，卡顿和跳帧等现象。因此需要对接收串行数字视频信号进行均衡和数据恢复处理，使其在一定程度上的恢复信号完整性；均衡和数据恢复处理过程可直接利用FPGA芯片的serdes处理模块实现，serdes处理模块能够完成诸如串并转换，信号字节对齐，数字解码，时钟补偿等初级的信号均衡恢复处理过程。
优选的，所述serdes处理模块采用LFE17EAFP484FPGA芯片的serdes处理模块，对输入的数字串行信号进行长线均衡以及数据恢复，并将串行数据转化为并行视频信号后输出给下一级单元。
所述输入信号处理单元还用于对接收到串行数字视频信号进行误码校验，即自接收到串行数字视频信号中提取校验码并与随所述串行数字视频信号一并发送来的CRC校验码进行误码校验，若存在校验错误即比对不一致，则进行报警，提示出现解码错误。
为了解决输入视频传输过程当中，如果需要对其进行帧帧之间的图像处理则需完整的存储多帧视频的问题，设置了视频数据存储单元，所述视频数据存储单元用以按照预定义的视频帧帧数为单位逐帧存储所述并行数字视频信号，以供所述视频图像处理单元读取；
所述视频数据存储单元包括通过FPGA芯片的DDR模块控制接口连接的DDR存储芯片，以便于将并行数字视频信号存储到DDR存储芯片中，当所述视频图像处理单元需要视频信号时，其以预定义的视频帧帧数为单位将信号从DDR存储芯片中读取整理后送给后级所述视频图像处理单元，并对信号进行完整性校验，即所述视频数据存储单元还用于对接收到并行数字视频信号进行误码校验，即自接收到并行数字视频信号中提取校验码并与随所述并行数字视频信号一并发送来的CRC校验码进行误码校验，若存在校验错误即比对不一致，则进行报警，提示出现解码错误。保证在信号存储读取过程当中，没有数据丢失和数据错误。
由于输入视频的帧率与输入串行信号的参考时钟相关，但是与输出串行信号的参考时钟没有相关性，那么必须将输入视频的帧率转换为与输出视频信号的帧率相关的帧率，这时候会产生丢帧和补帧的过程，为了不影响视频的观感，这里需要对视频帧的丢帧和补帧过程进行帧与帧之前的处理；即所述视频图像处理单元用以读取所述视频数据存储单元存储的并行数字视频信号，并将所述并行数字视频信号的帧率进行帧率转化处理，即使得所述并行数字视频信号的帧率与所述预先设定的输出视频信号的帧率成一定比例关系。
同时还需要对帧率转化处理的视频信号进行校验，利用视频信号输入的消隐期的冗余校验码，对传输链路的视频信号完整性进行判断，判断是否保持了视频信号的信号完整性；并且还可以利用传输冗余编码-8B10B纠错技术对视频数据进行冗余纠错，恢复数据，如图6。
例如设定输入视频信号的参考时钟为148.5001Mhz时，此时视频帧率为60.00004。而我们要输出的视频信号参考时钟为148.4999Mhz时，此时的视频帧率为59.99959。此时由于帧率不同，直接将输入信号连接到输出信号时，FPGA内部FIFO会出现满载，造成数据丢失和错误。此时为了保证输出视频信号在用户视觉上的完整性，我们需要在FIFO满载的时候以帧为单位丢掉一部分视频数据。但是丢掉一帧的数据，会造成视觉上动态图像的跳跃，视频不连续，这就需要采用信号多帧的数据差值算法，所述算法是指取邻近两帧数据之间运动图像差值，同时计算其相关运动图像的偏移量，进而取得最近似的运动图像位置，依照该运动图像位置生成新的视频数据帧，以保证动态图像的连续性和完整性。同时由于我们使用了是低成本的本地低抖动有源晶振(DSC1101-21)，为视频信号提供参考源，鉴于参考源抖动低则输出串行数据抖动低，则可以保证帧率由60.00004改变为59.99959，进而保证输出图像的抖动降低。
所述串行数据输出驱动单元连用以将并行数字视频信号转换为串行数字视频信号后驱动输送至后级信号处理器；其包括FPGA芯片的serdes处理模块以及端口驱动模块。
当所述视频数据存储单元完成视频信号处理时，FPGA芯片的serdes处理模块将并行的数字视频信号转化为串行信号，可使用了LFE17EAFP484FPGA的serdes处理模块完成此项工作，转成串行信号之后，使用FPGA的端口驱动模块进行长距离驱动保证了串行数字信号的完整性，实现时钟恢复功能。
具体的，FPGA同时处理完四路视频信号之后，在一起利用FPGA的serdes模块进行串并转换和输出信号驱动，从而节省成本，减少外部相关芯片。此输出信号的参考时钟已经不是输入的148.50001Mhz而是148.4999Mhz的本地低抖动有源晶振。所以输出的串行数字视频信号的抖动已经从最初的0.5UI降低为0.15UI。参考图7和图8。此时已经完成了视频信号的时钟恢复处理过程。并且在输出信号是加入了视频协议冗余校验协议，以协助后级视频处理板卡来判断信号传输过程中是否有新的错误产生。
如图9，本发明还提供了一种基于FPGA的串行视频信号时钟恢复方法，其特征在于：
包括如下步骤
S1、对接收串行数字视频信号进行均衡和数据恢复处理，并转换成并行数字视频信号后发送；
S2、按照预定义的视频帧帧数为单位逐帧存储所述并行数字视频信号；
S3、读取所存储的并行数字视频信号，并对所述并行数字视频信号进行帧率转化处理使得所述并行数字视频信号的帧率与所述预先设定的输出视频信号的帧率成一定比例关系；
S4、将并行数字视频信号转换为串行数字视频信号后驱动输送至后级信号处理器。
进一步的，所述S1在进行转换时还对接收到串行数字视频信号进行误码校验，即自接收到串行数字视频信号中提取校验码并与随所述串行数字视频信号一并发送来的CRC校验码进行误码校验，若存在校验错误即比对不一致，则进行报警，提示出现解码错误。
进一步的，所述S2通过FPGA芯片的DDR模块控制接口连接的DDR存储芯片存储数据。
以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，根据本发明的技术方案及其发明构思加以等同替换或改变，都应涵盖在本发明的保护范围之内。
Claims (8)
1.一种基于FPGA的串行视频信号时钟恢复***，其特征在于：
包括输入信号处理单元、视频数据存储单元、视频图像处理单元以及串行数据输出驱动单元；
所述输入信号处理单元，用以对接收串行数字视频信号进行均衡和数据恢复处理，并转换成并行数字视频信号后发送至视频数据存储单元；
所述视频数据存储单元连接所述输入信号处理单元，用以按照预定义的视频帧帧数为单位逐帧存储所述并行数字视频信号；
所述视频图像处理单元连接所述视频数据存储单元，用以读取所述视频数据存储单元存储的并行数字视频信号，并对所述并行数字视频信号进行帧率转化处理使得所述并行数字视频信号的帧率与所述预先设定的输出视频信号的帧率成一定比例关系；
所述串行数据输出驱动单元连接所述视频图像处理单元，用以将并行数字视频信号转换为串行数字视频信号后驱动输送至后级信号处理器。
2.根据权利要求1所述的基于FPGA的串行视频信号时钟恢复***，其特征在于：
所述输入信号处理单元包括FPGA芯片的serdes处理模块。
3.根据权利要求1所述的基于FPGA的串行视频信号时钟恢复***，其特征在于：
所述输入信号处理单元还用于对接收到串行数字视频信号进行误码校验，即自接收到串行数字视频信号中提取校验码并与随所述串行数字视频信号一并发送来的CRC校验码进行误码校验，若存在校验错误即比对不一致，则进行报警，提示出现解码错误。
4.根据权利要求1所述的基于FPGA的串行视频信号时钟恢复***，其特征在于：
所述视频数据存储单元包括通过FPGA芯片的DDR模块控制接口连接的DDR存储芯片。
5.根据权利要求1所述的基于FPGA的串行视频信号时钟恢复***，其特征在于：
所述串行数据输出驱动单元包括FPGA芯片的serdes处理模块以及端口驱动模块。
6.一种基于FPGA的串行视频信号时钟恢复方法，其特征在于：
包括如下步骤
S1、对接收串行数字视频信号进行均衡和数据恢复处理，并转换成并行数字视频信号后发送；
S2、按照预定义的视频帧帧数为单位逐帧存储所述并行数字视频信号；
S3、读取所存储的并行数字视频信号，并对所述并行数字视频信号进行帧率转化处理使得所述并行数字视频信号的帧率与所述预先设定的输出视频信号的帧率成一定比例关系；
S4、将并行数字视频信号转换为串行数字视频信号后驱动输送至后级信号处理器。
7.根据权利要求6所述的基于FPGA的串行视频信号时钟恢复方法，其特征在于：
所述S1在进行转换时还对接收到串行数字视频信号进行误码校验，即自接收到串行数字视频信号中提取校验码并与随所述串行数字视频信号一并发送来的CRC校验码进行误码校验，若存在校验错误即比对不一致，则进行报警，提示出现解码错误。
8.根据权利要求6所述的基于FPGA的串行视频信号时钟恢复方法，其特征在于：
所述S2通过FPGA芯片的DDR模块控制接口连接的DDR存储芯片存储数据。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20161026 |
|
| RJ01 | Rejection of invention patent application after publication |