CN106057677B - 低温多晶硅薄膜晶体管的制作方法 - Google Patents

低温多晶硅薄膜晶体管的制作方法 Download PDF

Info

Publication number
CN106057677B
CN106057677B CN201610388354.7A CN201610388354A CN106057677B CN 106057677 B CN106057677 B CN 106057677B CN 201610388354 A CN201610388354 A CN 201610388354A CN 106057677 B CN106057677 B CN 106057677B
Authority
CN
China
Prior art keywords
layer
low
film transistor
silicon
polysilicon film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610388354.7A
Other languages
English (en)
Other versions
CN106057677A (zh
Inventor
吴元均
连水池
周星宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Technology Co Ltd
Priority to CN201610388354.7A priority Critical patent/CN106057677B/zh
Priority to PCT/CN2016/086723 priority patent/WO2017206215A1/zh
Publication of CN106057677A publication Critical patent/CN106057677A/zh
Application granted granted Critical
Publication of CN106057677B publication Critical patent/CN106057677B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • H01L29/6675Amorphous silicon or polysilicon transistors
    • H01L29/66757Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008Making conductor-insulator-semiconductor electrodes
    • H01L21/28017Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158Making the insulator
    • H01L21/28167Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28211Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation in a gaseous ambient using an oxygen or a water vapour, e.g. RTO, possibly through a layer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Thin Film Transistor (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

本发明提供一种低温多晶硅薄膜晶体管的制作方法,通过将与栅极接触的氮化硅层氧化成氮氧化硅层,采用氮氧化硅与栅极接触,该氮氧化硅层相比于氮化硅层,不仅可以抵挡离子扩散,还具有高电性稳定度,能够有效抑制栅极绝缘层的载流子注入,提升栅极绝缘层的可靠性和低温多晶硅薄膜晶体管的稳定性,制作方法简单,不需要增加制程光罩数。

Description

低温多晶硅薄膜晶体管的制作方法
技术领域
本发明涉及显示技术领域,尤其涉及一种低温多晶硅薄膜晶体管的制作方法。
背景技术
平面显示器件具有机身薄、省电、无辐射等众多优点,得到了广泛的应用。现有的平面显示器件主要包括液晶显示器件(Liquid Crystal Display,LCD)及有机发光二极管显示器件(Organic Light Emitting Display,OLED)。
在平面显示器件中,薄膜晶体管(Thin Film Transistor,TFT)一般是用作开关元件来控制像素的作业,或是用作驱动元件来驱动像素。薄膜晶体管依其硅薄膜性质通常可分成非晶硅(a-Si)与多晶硅(poly-Si)两种。
由于非晶硅本身自有的缺陷问题,如缺陷太多导致的开态电流低、迁移率低、稳定性差,使它在应用中受到限制,为了弥补非晶硅本身的缺陷,扩大其在相关领域的应用,低温多晶硅(Low Temperature Poly-Silicon,LTPS)技术应运而生。
低温多晶硅薄膜由于其原子排列规则,载流子迁移率高(10~300cm2/Vs),应用于薄膜晶体管等电子元器件时,可使薄膜晶体管具有更高的驱动电流,因此在薄膜晶体管的制作工艺中广泛采用LTPS薄膜作为薄膜晶体管的核心结构之一的有源层的材料。
现有的低温多晶硅薄膜晶体管通常包括:有源层、设于所述有源层上的栅极绝缘层、设于所述有源层上方的栅极绝缘层上的栅极、以及与所述有源层两端接触的漏极、与源极;其中,栅极绝缘层通常包括设于所述有源层上的氧化硅层、以及设于所述氧化硅层上的氮化硅层,利用氮化硅层与所述栅极接触以抵挡栅极中的离子扩散(Mobile ion),然而氮化硅层对于长时间的电性操作而言,并不是一个良好的绝缘体,操作过程中,无论是N型薄膜晶体管还是P型薄膜晶体管,栅极绝缘层都很容易产生载流子注入(Carry trapping)的问题,进而降低了栅极绝缘层的可靠性,影响低温多晶硅薄膜晶体管的稳定性。
发明内容
本发明的目的在于提供一种低温多晶硅薄膜晶体管的制作方法,能够在不增加制程光罩数的前提下制作能够同时抵挡离子扩散和抑制载流子注入的栅极绝缘层,提升栅极绝缘层的可靠性和低温多晶硅薄膜晶体管的稳定性。
为实现上述目的,本发明提供了一种低温多晶硅薄膜晶体管的制作方法,包括如下步骤:
步骤1、提供一基板,在所述基板上沉积一低温多晶硅层,并对所述低温多晶硅层进行离子掺杂和图案化处理,形成有源层;
步骤2、在所述有源层、及基板上沉积一氧化硅层;
步骤3、在所述氧化硅层上沉积一氮化硅层并利用含氧气体对所述氮化硅层进行氧化处理,将所述全部氮化硅层或者上层的部分氮化硅层氧化形成一氮氧化硅层,从而所述氮氧化硅层与氧化硅层或所述氮氧化硅层、氧化硅层与剩下的氮化硅层共同形成栅极绝缘层;
步骤4、在所述有源层上方的氮氧化硅层上形成栅极;
步骤5、在所述栅极、以及氮氧化硅层上沉积一层间绝缘层,并在所述层间绝缘层上形成与所述有源层的两端接触的源极与漏极。
所述步骤3中在氮化硅层沉积完成后,对所述氮化硅层进行快速热退火同时通入含氧气体将所述氮化硅层全部氧化成氮氧化硅层。
所述步骤3中先进行一段时间的氮化硅层沉积,然后通入含氧气体继续沉积,将上层的部分氮化硅层氧化成氮氧化硅层。
所述步骤3中的含氧气体为氧气、水气、或一氧化二氮。
所述栅极材料为钼。
所述源极与漏极的材料为两层钛夹一层铝。
所述层间绝缘层的材料为氮化硅。
所述步骤1中在低温多晶硅层中掺杂的离子为P型离子或N型离子。
所述源极与漏极通过贯穿所述层间绝缘层和栅极绝缘层的两过孔与所述有源层的两端接触。
本发明的有益效果:本发明提供的一种低温多晶硅薄膜晶体管的制作方法,通过将与栅极接触的氮化硅层氧化成氮氧化硅层,采用氮氧化硅与栅极接触,该氮氧化硅层相比于氮化硅层,不仅可以抵挡离子扩散,还具有高电性稳定度,能够有效抑制栅极绝缘层的载流子注入,提升栅极绝缘层的可靠性和低温多晶硅薄膜晶体管的稳定性,制作方法简单,不需要增加制程光罩数。
附图说明
为了能更进一步了解本发明的特征以及技术内容,请参阅以下有关本发明的详细说明与附图,然而附图仅提供参考与说明用,并非用来对本发明加以限制。
附图中,
图1为本发明的低温多晶硅薄膜晶体管的制作方法的步骤1的示意图;
图2为本发明的低温多晶硅薄膜晶体管的制作方法的步骤2的示意图;
图3为本发明的低温多晶硅薄膜晶体管的制作方法的第一实施例的步骤3的示意图;
图4为本发明的低温多晶硅薄膜晶体管的制作方法的第二实施例的步骤3的示意图;
图5为本发明的低温多晶硅薄膜晶体管的制作方法的第一实施例的步骤4的示意图;
图6为本发明的低温多晶硅薄膜晶体管的制作方法的第二实施例的步骤4的示意图;
图7为本发明的低温多晶硅薄膜晶体管的制作方法的第一实施例的步骤5的示意图;
图8为本发明的低温多晶硅薄膜晶体管的制作方法的第二实施例的步骤5的示意图;
图9为本发明的低温多晶硅薄膜晶体管的制作方法的流程图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果,以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图9,本发明提供一种低温多晶硅薄膜晶体管的制作方法,包括如下步骤:
步骤1、请参阅图1,提供一基板1,在所述基板1上沉积一低温多晶硅层,并对所述低温多晶硅层进行离子掺杂和图案化处理,形成有源层2。
具体地,所述基板1为透明基板,优选玻璃基板,所述步骤1包括:首先在所述基板1上沉积一非晶硅层,采用准分子激光晶化或固相结晶化的方式进行结晶形成低温多晶硅层,然后进行离子掺杂和图案化处理,形成有源层2。优选地,所述有源层2的厚度为
具体地,所述离子掺杂的离子为P型离子(如硼离子),或N型离子(如磷离子)。
步骤2、请参阅图2,在所述有源层2、及基板1上沉积一氧化硅(SiOX)层31。
优选地,所述氧化硅层31的厚度为
步骤3、在所述氧化硅层31上沉积一氮化硅(SiNX)层32并利用含氧气体对所述氮化硅层32进行氧化处理,将所述全部氮化硅层32或者上层的部分氮化硅层32氧化形成一氮氧化硅(SiON)层33,从而所述氮氧化硅层33与氧化硅层31或所述氮氧化硅层33、氧化硅层31与剩下的氮化硅层32共同形成栅极绝缘层3;。
优选地,所述步骤3中的含氧气体为氧气(O2)、水气(H2O)、或一氧化二氮(N2O)。
可选地,请参阅图3,在本发明的第一实施例中,所述步骤3中在氮化硅层32沉积完成后,对所述氮化硅层32进行快速热退火(Rapid Thermal Annealing,RTA)同时通入含氧气体将所述氮化硅层32全部氧化成氮氧化硅层33,也即形成的栅极绝缘层3包括自下而上层叠设置的氧化硅层31、及氮氧化硅层33。优选地,氮氧化硅层33的厚度为
可选地,请参阅图4,在本发明的第二实施例中,所述步骤3中先进行一段时间的氮化硅层32沉积,然后通入含氧气体继续沉积,将上层的部分氮化硅层32氧化成氮氧化硅层33,也即形成的栅极绝缘层3包括自下而上层叠设置的氧化硅层31、剩下的未被氧化的氮化硅层32、及氮氧化硅层33。优选地,所述剩下的未被氧化的氮化硅层32及氮氧化硅层33的总厚度为
需要说明的是,氮氧化硅层33同时具备氮化硅层32抵挡离子扩散的特性和氧化硅层31的高电性稳定度,采用氮氧化硅层33取代氮化硅层32与栅极接触,不仅可以抵挡离子扩散,还能够有效抑制栅极绝缘层的载流子注入,提升栅极绝缘层3的可靠性,整个过程不需要改变现有的低温多晶硅薄膜晶体管的制程,不需要增加额外的光罩或工序,只需要在沉积氮化硅层31时通入含氧气体,或是在氮化硅层31沉积结束后在含氧环境中进行快速热退火即可实现。
步骤4、请参阅图5或图6,在所述有源层2上方的氮氧化硅层33上形成栅极4。
优选地,所述栅极4的材料为钼(Mo),厚度为具体地,所述步骤4首先在所述氮氧化硅层33沉积一金属层,随后对所述金属层进行图案化,形成栅极4。
步骤5、请参阅图7或图8,在所述栅极4、以及氮氧化硅层33上沉积一层间绝缘层5,并在所述层间绝缘层5上形成与所述有源层2的两端接触的源极61与漏极62。
具体地,所述层间绝缘层5的材料为氮化硅、及氧化硅中的一种或多种的组合,优选地,所述层间绝缘层5包括自下而上层叠设置的一层氧化硅、及一层氮化硅,其中氧化硅的厚度为氮化硅的厚度为所述源极61与漏极62的材料为两层钛夹一层铝,第一层钛的厚度为第二层钛的厚度为铝的厚度为具体地,所述步骤5包括首先在所述栅极4、以及氮氧化硅层33上沉积一层间绝缘层5,随后图案化所述层间绝缘层5,形成贯穿所述层间绝缘层5、及栅极绝缘层3的两过孔,所述两过孔分别暴露出所述有源层2的两端,然后在所述层间绝缘层5上沉积金属层并图案化,形成通过两过孔分别与有源层2的两端接触的源极61与漏极62。
综上所述,本发明提供的一种低温多晶硅薄膜晶体管的制作方法,通过将与栅极接触的氮化硅层氧化成氮氧化硅层,采用氮氧化硅与栅极接触,该氮氧化硅层相比于氮化硅层,不仅可以抵挡离子扩散,还具有高电性稳定度,能够有效抑制栅极绝缘层的载流子注入,提升栅极绝缘层的可靠性和低温多晶硅薄膜晶体管的稳定性,制作方法简单,不需要增加制程光罩数。。
以上所述,对于本领域的普通技术人员来说,可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形,而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (8)

1.一种低温多晶硅薄膜晶体管的制作方法,其特征在于,包括如下步骤:
步骤1、提供一基板(1),在所述基板(1)上沉积一低温多晶硅层,并对所述低温多晶硅层进行离子掺杂和图案化处理,形成有源层(2);
步骤2、在所述有源层(2)、及基板(1)上沉积一氧化硅层(31);
步骤3、在所述氧化硅层(31)上沉积一氮化硅层(32)并利用含氧气体对所述氮化硅层(32)进行氧化处理,将上层的部分氮化硅层(32)氧化形成一氮氧化硅层(33),从而所述氮氧化硅层(33)、氧化硅层(31)与剩下的氮化硅层(32)共同形成栅极绝缘层(3);
步骤4、在所述有源层(2)上方的氮氧化硅层(33)上形成栅极(4);
步骤5、在所述栅极(4)、以及氮氧化硅层(33)上沉积一层间绝缘层(5),并在所述层间绝缘层(5)上形成与所述有源层(2)的两端接触的源极(61)与漏极(62)。
2.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法,其特征在于,所述步骤3中先进行一段时间的氮化硅层(32)沉积,然后通入含氧气体继续沉积,将上层的部分氮化硅层(32)氧化成氮氧化硅层(33)。
3.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法,其特征在于,所述步骤3中的含氧气体为氧气、水气、或一氧化二氮。
4.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法,其特征在于,所述栅极(4)材料为钼。
5.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法,其特征在于,所述源极(61)与漏极(62)的材料为两层钛夹一层铝。
6.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法,其特征在于,所述层间绝缘层(5)的材料为氮化硅及氧化硅中的一种或多种的组合。
7.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法,其特征在于,所述步骤1中在低温多晶硅层中掺杂的离子为P型离子或N型离子。
8.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法,其特征在于,所述源极(61)与漏极(62)通过贯穿所述层间绝缘层(5)和栅极绝缘层(3)的两过孔与所述有源层(2)的两端接触。
CN201610388354.7A 2016-06-02 2016-06-02 低温多晶硅薄膜晶体管的制作方法 Active CN106057677B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201610388354.7A CN106057677B (zh) 2016-06-02 2016-06-02 低温多晶硅薄膜晶体管的制作方法
PCT/CN2016/086723 WO2017206215A1 (zh) 2016-06-02 2016-06-22 低温多晶硅薄膜晶体管的制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610388354.7A CN106057677B (zh) 2016-06-02 2016-06-02 低温多晶硅薄膜晶体管的制作方法

Publications (2)

Publication Number Publication Date
CN106057677A CN106057677A (zh) 2016-10-26
CN106057677B true CN106057677B (zh) 2019-01-22

Family

ID=57169454

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610388354.7A Active CN106057677B (zh) 2016-06-02 2016-06-02 低温多晶硅薄膜晶体管的制作方法

Country Status (2)

Country Link
CN (1) CN106057677B (zh)
WO (1) WO2017206215A1 (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106952928B (zh) * 2017-03-30 2018-10-23 深圳市华星光电技术有限公司 一种tft背板的制作方法及tft背板
CN107393968A (zh) * 2017-08-28 2017-11-24 武汉华星光电半导体显示技术有限公司 显示器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101454881A (zh) * 2006-05-31 2009-06-10 东京毅力科创株式会社 绝缘膜的形成方法和半导体装置的制造方法
CN104409518A (zh) * 2014-12-11 2015-03-11 昆山国显光电有限公司 薄膜晶体管及其制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120282742A1 (en) * 2010-03-15 2012-11-08 Canon Kabushiki Kaisha Semiconductor device and method for manufacturing the same
TWI493725B (zh) * 2012-07-18 2015-07-21 E Ink Holdings Inc 半導體結構
US9257290B2 (en) * 2013-12-25 2016-02-09 Shenzhen China Star Optoelectronics Technology Co., Ltd. Low temperature poly-silicon thin film transistor and manufacturing method thereof
JP6358596B2 (ja) * 2014-11-27 2018-07-18 株式会社Joled 薄膜トランジスタ基板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101454881A (zh) * 2006-05-31 2009-06-10 东京毅力科创株式会社 绝缘膜的形成方法和半导体装置的制造方法
CN104409518A (zh) * 2014-12-11 2015-03-11 昆山国显光电有限公司 薄膜晶体管及其制备方法

Also Published As

Publication number Publication date
WO2017206215A1 (zh) 2017-12-07
CN106057677A (zh) 2016-10-26

Similar Documents

Publication Publication Date Title
WO2017166431A1 (zh) Tft阵列基板及其制造方法、显示装置
CN104241392B (zh) 一种薄膜晶体管及其制备方法、显示基板和显示设备
KR20140067926A (ko) 어레이 기판, 어레이 기판 제조 방법 및 디스플레이 장치
CN103050410B (zh) 低温多晶硅薄膜晶体管的制造方法、低温多晶硅薄膜晶体管
CN106910748A (zh) 一种阵列基板、显示装置及其制作方法
CN103779209A (zh) 一种多晶硅薄膜晶体管的制备方法
CN104681628A (zh) 多晶硅薄膜晶体管和阵列基板及制造方法与一种显示装置
WO2015165164A1 (zh) 低温多晶硅薄膜晶体管及其制作方法、阵列基板和显示装置
CN106129086B (zh) Tft基板及其制作方法
CN105070724A (zh) Tft基板的制作方法及制得的tft基板
CN105097550A (zh) 低温多晶硅薄膜晶体管的制作方法及低温多晶硅薄膜晶体管
US10121883B2 (en) Manufacturing method of top gate thin-film transistor
CN107482066A (zh) 薄膜晶体管及其制备方法、阵列基板和显示装置
CN105576017B (zh) 一种基于氧化锌薄膜的薄膜晶体管
CN104576399A (zh) 一种薄膜晶体管及其制造方法
TWI508183B (zh) 形成含氧半導體薄膜電晶體之方法
CN105304500A (zh) N型tft的制作方法
KR101498136B1 (ko) 폴리실리콘 활성층을 함유한 박막트랜지스터, 그 제조방법 및 어레이 기판
CN105655407A (zh) 多晶硅薄膜晶体管及其制备方法、阵列基板、显示装置
CN105655404B (zh) 低温多晶硅薄膜晶体管及其制作方法
CN104916546A (zh) 阵列基板的制作方法及阵列基板和显示装置
US10192903B2 (en) Method for manufacturing TFT substrate
JP6426177B2 (ja) 金属酸化物半導体薄膜トランジスタの製造方法
CN106057677B (zh) 低温多晶硅薄膜晶体管的制作方法
CN108269856A (zh) 一种氧化物半导体薄膜晶体管及其制备方法、阵列基板

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant