CN106027039A - 一种锁定检测电路的验证电路 - Google Patents

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马腾飞
张宁
单钟
单一钟
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

一种锁定检测电路的验证电路，其由压控振荡器VCO、鉴频鉴相器及锁定检测电路组成，锁定检测电路包含在鉴频鉴相器中。基准时钟信号CLK_REF和分时变频的时钟信号CLK_FB进入鉴频鉴相器单元，产生的第一输出信号PLL_UP和第二输出信号PLL_DN，第一输出信号PLL_UP和第二输出信号PLL_DN为锁相环锁定判断单元的输入信号，其中，所述分时变频的时钟信号CLK_FB为包含不同频段的频率集；如果第一输出信号PLL_UP和第二输出信号PLL_DN产生宽度相同的重叠脉冲时，在基准时钟信号CLK_REF的作用下，锁相环锁定判断单元输出锁定检测信号；因此，本发明不仅可以节省设计时间，同时还可以得到一个准确、可靠的锁定检测电路设计结果。

Description

一种锁定检测电路的验证电路
技术领域
本发明属于CMOS集成电路设计领域，具体涉及一种可以验证锁相环锁定检测功能的电路。
背景技术
在集成电路设计中，电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。锁相环路是一种反馈控制电路，简称锁相环(Phase Locking Loop简称PLL)。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁定检测的功能是检测锁相环是否达到锁定。现有技术中锁相环锁定检测电路都是和鉴频鉴相器电路都是密不可分的。
请参阅图1，图1所示为现有技术中常见的锁定检测电路的结构示意图。如图1所示，利用鉴频鉴相器(Phase Frequency Detector，简称PFD)的两个输出信号PLL_UP和PLL_DN，在锁定时产生宽度相同的重叠窄脉冲，由此产生一个锁定信号去通知***，此时，锁相环的频率输出已经进入锁定状态，能够输出稳定的时钟信号。当锁相环失锁时，PLL_UP和PLL_DN信号的高电平宽度相差较大，异或电路XOR的输出主要为高电平，中间电容C通过反相器放电。
一旦电路进入锁定状态，PLL_UP和PLL_DN相互重叠，XOR的输出为低电平，反相器对电容C充电，最终达到施密特触发器的上限阈值，PLL_LOCK输出为高，表明电路已经锁定，PLL为正常工作状态。
由于锁定检测电路往往包含在PFD模块单元内，请参阅图2，图2为常见的关于PFD和锁相环锁定检测电路的整体电路结构示意图。
从图2中可以看出，此模块单元输入端的两个时钟信号：CLK_REF和CLK_FB。其中，CLK_REF为基准时钟信号，即我们需要得到输出时钟信号；CLK_FB为锁相环反馈环路输出的时钟信号。两个时钟信号首先进入PFD单元，产生的第一输出信号PLL_UP和第二输出信号PLL_DN为锁相环锁定判断单元(LOCK DETECTOR)的输入信号，同时，在时钟信号CLK_REF的作用下，使锁相环锁定判断单元产生锁定检测信号LOCK。
由于在设计时，上述两个时钟信号CLK_REF和CLK_FB都是需要根据电路要求进行调整，并不是固定不变的，所以对其无法直接进行验证。本领域技术人员清楚，锁相环锁定检测电路的验证结果不够准确，就会影响到锁相环锁定检测电路的可靠性。
发明内容
本发明的目的在于提供一种可以验证锁相环锁定检测功能的电路，不仅可以提高设计效率，还可以使得到的设计结果更加准确，可靠。
为实现上述目的，本发明的技术方案如下：
一种锁定检测电路的验证电路，由鉴频鉴相器及锁定检测电路组成，其包括锁相环锁定判断单元，所述锁定检测电路利用鉴频鉴相器单元的第一输出信号PLL_UP和第二输出信号PLL_DN，产生锁定或未锁定检测信号，其中，如果第一输出信号PLL_UP和第二输出信号PLL_DN产生宽度相同的重叠脉冲时，产生一个锁定检测信号；其还包含：
基准时钟信号产生单元，用于给所述鉴频鉴相器单元和锁相环锁定判断单元提供基准时钟信号CLK_REF；其中，所述的基准时钟信号为至少一个需；
锁相环反馈环路输出的时钟信号产生单元，用于给所述鉴频鉴相器单元输入分时变频的时钟信号CLK_FB；其中，所述分时变频的时钟信号CLK_FB为包含不同频段的频率集，所述频率集中包含所述基准时钟信号CLK_REF的频率段；
其中，所述的基准时钟信号CLK_REF和分时变频的时钟信号CLK_FB进入鉴频鉴相器单元，产生的第一输出信号PLL_UP和第二输出信号PLL_DN为所述锁相环锁定判断单元的输入信号，同时，在所述的基准时钟信号CLK_REF的作用下，所述锁相环锁定判断单元产生锁定或未锁定检测信号，从而输出锁定检测信号。
优选地，所述不同频段的频率集为间隔一预设频段且按升序或降序频段等距排列的频率集。
优选地，所述预设频段为1M。
优选地，所述不同频段的频率集的范围为1M～500M。
优选地，所述锁相环反馈环路输出的时钟信号产生单元包含在压控振荡器VCO中；其中，通过调节所述压控振荡器VCO的输入控制电压VC的电压值，产生分时变频的时钟信号CLK_FB，与基准时钟信号CLK_REF同时输入到所述鉴频鉴相器单元中去，由所述鉴频鉴相器单元输出所述锁相环锁定判断单元输出锁定检测信号；其中，当压控振荡器VCO中输入的分时变频的时钟信号CLK_FB和CLK_REF的频率相同时，锁定检测信号为高电平，即表示电路锁定；当压控振荡器VCO中输入的分时变频的时钟信号CLK_FB和CLK_REF的频率不同时，锁定检测信号为低电平，即电路未锁定。
从上述技术方案可以看出，本发明用压控振荡器VCO产生的时钟信号来代替锁相环反馈环路中的时钟信号，避免了手动来调整锁相环反馈环路输出的时钟信号，同时还可以得到很大范围的频率对比结果。在对不同的电路检测时，只需调整压控振荡器VCO产生频率的范围，也就是调整压控振荡器VCO的输入控制电压VC的电压值即可。因此，使用本发明的技术方案就可以节省器件的电路设计时间，还可以得到一个准确和可靠的设计结果。
附图说明
图1所示为现有技术中常见的锁定检测电路的结构示意图
图2所示为现有技术中PFD和锁相环锁定检测电路的整体电路结构示意图
图3所示为本发明实施例中PFD和锁相环锁定检测电路的整体电路结构示意图
具体实施方式
下面结合附图3，对本发明的具体实施方式作进一步的详细说明。
请参阅图3，图3所示为本发明实施例中PFD和锁相环锁定检测电路的整体电路结构示意图。如图3所示，本发明锁定检测电路的验证电路，由压控振荡器VCO和鉴频鉴相器(PFD)及锁定检测电路(LOCKDETECTOR)组成，较佳地，锁定检测电路可以包含在鉴频鉴相器中。
在本发明的实施例中，基准时钟信号产生单元用于给鉴频鉴相器单元和锁相环锁定判断单元提供基准时钟信号CLK_REF；锁相环反馈环路输出的时钟信号产生单元，用于给所述鉴频鉴相器单元输入分时变频的时钟信号CLK_FB。其中，分时变频的时钟信号CLK_FB为包含不同频段的频率集，频率集中包含基准时钟信号CLK_REF的频率段；不同频段的频率集为间隔一预设频段且按升序或降序频段等距排列的频率集，例如，不同频段的频率集的范围为1M～500M，预设频段为1M。
基准时钟信号CLK_REF和分时变频的时钟信号CLK_FB进入鉴频鉴相器单元，鉴频鉴相器单元输出的第一输出信号PLL_UP和第二输出信号PLL_DN为锁相环锁定判断单元的输入信号。
锁相环锁定判断单元接收鉴频鉴相器单元的第一输出信号PLL_UP和第二输出信号PLL_DN，如果第一输出信号PLL_UP和第二输出信号PLL_DN产生宽度相同的重叠脉冲时，在基准时钟信号CLK_REF的作用下，锁相环锁定判断单元输出锁定检测信号。
如图3所示，锁相环反馈环路输出的时钟信号产生单元可以包含在压控振荡器VCO中。其中，通过调节压控振荡器VCO的输入控制电压VC的电压值，产生分时变频的时钟信号CLK_FB，与基准时钟信号CLK_REF同时输入到鉴频鉴相器单元中去。
具体地，当输入基准时钟信号CLK_REF到鉴频鉴相器单元的同时，通过调节压控振荡器VCO的输入控制电压VC，压控振荡器VCO产生一个锁相环环路反馈的时钟信号输入到鉴频鉴相器单元电路中去，由鉴频鉴相器单元输出第一输出信号PLL_UP和第二输出信号PLL_DN给锁定检测电路单元。通过锁定检测电路单元的输出LOCK来判断电路是否锁定。
当压控振荡器VCO中输入的分时变频的时钟信号CLK_FB和基准时钟信号CLK_REF的频率相同时，锁定检测信号为高电平，即表示电路锁定；当压控振荡器VCO中输入的分时变频的时钟信号CLK_FB和基准时钟信号CLK_REF的频率不相同时，锁定检测信号为低电平，即表示电路未锁定。
由于压控振荡器VCO从开始到稳定时会产生不同频率的时钟信号，通过验证与基准时钟信号CLK_REF很大范围的频率对比情况，从而判定锁定检测电路的输出准确性。
综上所述，本发明的技术方案用压控振荡器VCO产生的时钟信号来代替锁相环反馈环路中的时钟信号，避免了手动来调整环路反馈的时钟信号，同时还可以得到很大范围的频率对比结果，不同的电路只需调整VCO产生频率的范围。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。

Claims (5)

1.一种锁定检测电路的验证电路，由鉴频鉴相器及锁定检测电路组成，其包括锁相环锁定判断单元，所述锁定检测电路利用鉴频鉴相器单元的第一输出信号PLL_UP和第二输出信号PLL_DN，产生锁定或未锁定检测信号，其中，如果第一输出信号PLL_UP和第二输出信号PLL_DN产生宽度相同的重叠脉冲时，产生一个锁定检测信号；其特征在于，还包含：
基准时钟信号产生单元，用于给所述鉴频鉴相器单元和锁相环锁定判断单元提供基准时钟信号CLK_REF；
锁相环反馈环路输出的时钟信号产生单元，用于给所述鉴频鉴相器单元输入分时变频的时钟信号CLK_FB；其中，所述分时变频的时钟信号CLK_FB为包含不同频段的频率集，所述频率集中包含所述基准时钟信号CLK_REF的频率段；
其中，所述的基准时钟信号CLK_REF和分时变频的时钟信号CLK_FB进入鉴频鉴相器单元，产生的第一输出信号PLL_UP和第二输出信号PLL_DN为所述锁相环锁定判断单元的输入信号，同时，在所述的基准时钟信号CLK_REF的作用下，所述锁相环锁定判断单元产生锁定或未锁定检测信号，从而输出锁定检测信号。
2.根据权利要求1所述的锁定检测电路的验证电路，其特征在于，所述不同频段的频率集为间隔一预设频段且按升序或降序频段等距排列的频率集。
3.根据权利要求2所述的锁定检测电路的验证电路，其特征在于，所述预设频段为1M。
4.根据权利要求2所述的锁定检测电路的验证电路，其特征在于，所述不同频段的频率集的范围为1M～500M。
5.根据权利要求1-4任意一个所述的锁定检测电路的验证电路，其特征在于，所述锁相环反馈环路输出的时钟信号产生单元包含在压控振荡器VCO中；其中，通过调节所述压控振荡器VCO的输入控制电压VC的电压值，产生分时变频的时钟信号CLK_FB，与基准时钟信号CLK_REF同时输入到所述鉴频鉴相器单元中去，由所述鉴频鉴相器单元输出所述锁相环锁定判断单元输出锁定检测信号；其中，当压控振荡器VCO中输入的分时变频的时钟信号CLK_FB和CLK_REF的频率相同时，锁定检测信号为高电平，即表示电路锁定；当压控振荡器VCO中输入的分时变频的时钟信号CLK_FB和CLK_REF的频率不同是，锁定检测信号为低电平，即电路未锁定。
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