CN106024860A - 一种超结半导体器件终端结构 - Google Patents

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Abstract

本发明属于纵向超结半导体器件技术领域，具体的说涉及一种超结半导体器件终端结构。本发明的终端结构，第一种导电类型半导体漂移条宽度可调节，达到从元胞区到边界的一个渐变，使终端电荷能够更好的平衡，从而提高器件耐压；其次本发明的第二种导电类型表面掺杂区一直将第二种导电类型的半导体柱覆盖，并向边界有一段延伸，以保证完全覆盖两种类型半导体漂移区的交界位置，减小器件表面电场峰值，使表面电场比较均匀，从而降低超结终端表面发生击穿的几率，提高器件耐压。

Description

一种超结半导体器件终端结构
技术领域
本发明属于超结半导体器件技术领域，具体的说涉及一种超结半导体器件终端结构。
背景技术
超结的提出打破了传统耐压与比导之间2.5次方的硅极限关系，在高耐压同时器件具有更低的比导通电阻。由超结理论，加大漂移区PN条掺杂浓度可有效降低器件的比导通电阻，减小PN条宽度能使PN条之间的耗尽更加完全，从而提高耐压。因此绝大多数超结器件的元胞设计都具有掺杂浓度高，条宽小的特点。而传统超结器件终端都延用与元胞内相同间距相等的PN条作为其终端承受耐压，这种PN条掺杂浓度高，间距小，往往容差很低，加上终端边缘的辅助耗尽很容易由于终端电荷非平衡而发生击穿。而且PN条的浓度大，PN结上的电场斜率较大，电场峰值谷值相差较大，使得击穿时电压很低，很难达到器件元胞设计时所受的耐压值。由于体内优化及最短路径，击穿多发生在终端表面。
发明内容
本发明所要解决的，就是针对上述问题，提出提出一种超结功率器件终端结构，以调节器件边缘的电荷平衡，改善器件边缘的表面电场分布，从而提高器件耐压。
为实现上述目的，本发明采用如下技术方案：
一种超结半导体器件终端结构，包括第一种导电类型半导体衬底1和位于第一种导电类型半导体衬底1上表面的第一种导电类型半导体漂移区11；所述第一种导电类型半导体漂移区11中具有多个第二种导电类型半导体漂移区21，第一种导电类型半导体漂移区11和第二种导电类型半导体漂移区21交替排列设置，形成多个垂直于第一种导电类型半导体衬底1表面的PN结；所述第一种导电类型半导体漂移区11上层一端具有第二种导电类型元胞区延伸阱23，第二种导电类型元胞区延伸阱23下表面与一个第二种导电类型半导体漂移区21的上表面连接；第二种导电类型元胞区延伸阱23的部分上表面具有金属电极41，第一种导电类型半导体漂移区11的上表面和第二种导电类型元胞区延伸阱23的部分上表面具有绝缘层31，金属电极41和绝缘层31连接；其特征在于，相邻的第二种导电类型半导体漂移区21之间的间距，从靠近第二种导电类型元胞区延伸阱23一侧到远离第二种导电类型元胞区延伸阱23一侧逐渐增加；在第二种导电类型半导体漂移区21顶部与绝缘层31之间具有第二种导电类型表面掺杂区22。
进一步的，所述第二种导电类型表面掺杂区22的一端与第二种导电类型元胞区延伸阱23接触，另一端向远离第二种导电类型元胞区延伸阱23的一侧延伸直至超过最后一个第二种导电类型半导体漂移区21。
进一步的，所述第二种导电类型表面掺杂区22的结深等于第二种导电类型元胞区延伸阱23的结深。
进一步的，所述第二种导电类型表面掺杂区22，在靠近第二种导电类型元胞区延伸阱23的一侧的端面与第二种导电类型半导体漂移区21的端面沿器件垂直方向齐平，另一侧向远离第二种导电类型元胞区延伸阱23的一端延伸至超过第二种导电类型半导体漂移区21的端面；例外的是，位于邻近第二种导电类型元胞区延伸阱23的第二种导电类型半导体漂移区21顶部的第二种导电类型表面掺杂区22，其靠近第二种导电类型元胞区延伸阱23的一侧延伸至于第二种导电类型元胞区延伸阱23接触。
本发明的有益效果为，能够改变第二种导电类型漂移区之间的间距以尽可能的达到电荷平衡，能够改善器件终端表面电场，避免表面电场较高而提前发生击穿。本发明简单可行工艺难度较低，能很好地解决终端耐压问题，同时减小终端的尺寸，缩小芯片面积。
附图说明
图1是传统终端结构；
图2是本发明给出的一种超结半导体器件终端结构示意图；
图3是本发明给出的一种表面断续终端结构示意图；
图4和图5是超结延伸至整个漂移区的本发明结构；
图6是本发明给出的与阱同步掺杂表面结构示意图；
图7是本发明对超结平面栅器件的应用；
图8是本发明对超结槽栅器件的应用；
图9是加场限环后的本发明结构；
图10是本发明加场板结构；
图11是Medici仿真传统结构与本发明的表面电场比较；图(a)是传统的，图(b)是本发明的；
图12是Medici仿真传统结构与本发明的等势线比较；图(a)是传统的，图(b)是本发明的。
具体实施方式
下面结合附图，详细描述本发明的技术方案：
如图1所示，为传统的超结纵向器件终端结构剖面图，包括第一种导电类型半导体衬底1、第一种导电类型半导体漂移区11、第二种导电类型半导体漂移区21、第二种导电类型元胞区延伸阱23、绝缘层31、金属电极41；其第一种导电类型半导体漂移区11和第二种导电类型半导体漂移区21在第一种导电类型半导体衬底1上，并且相互交替呈周期性排列，共同构成器件漂移区，绝缘层31位于漂移区上方，第二种导电类型元胞区延伸阱23位于绝缘层31和漂移区之间与元胞内第二种导电类型阱相连，金属层41位于第二种导电类型元胞区延伸阱23上方。
如图2所示，为本发明提供的一种超结终端器件结构剖面图，包括第一种导电类型半导体衬底1和位于第一种导电类型半导体衬底1上表面的第一种导电类型半导体漂移区11；所述第一种导电类型半导体漂移区11中具有多个第二种导电类型半导体漂移区21，第一种导电类型半导体漂移区11和第二种导电类型半导体漂移区21交替排列设置，形成多个垂直于第一种导电类型半导体衬底1表面的PN结；所述第一种导电类型半导体漂移区11上层一端具有第二种导电类型元胞区延伸阱23，第二种导电类型元胞区延伸阱23下表面与一个第二种导电类型半导体漂移区21的上表面连接；第二种导电类型元胞区延伸阱23的部分上表面具有金属电极41，第一种导电类型半导体漂移区11的上表面和第二种导电类型元胞区延伸阱23的部分上表面具有绝缘层31，金属电极41和绝缘层31连接；其特征在于，相邻的第二种导电类型半导体漂移区21之间的间距，从靠近第二种导电类型元胞区延伸阱23一侧到远离第二种导电类型元胞区延伸阱23一侧逐渐增加；在第二种导电类型半导体漂移区21顶部与绝缘层31之间具有第二种导电类型表面掺杂区22。所述第二种导电类型表面掺杂区22的一端与第二种导电类型元胞区延伸阱23接触，另一端向远离第二种导电类型元胞区延伸阱23的一侧延伸直至超过最后一个第二种导电类型半导体漂移区21。
上述方案中，第二种导电类型半导体漂移区21之间的间距从靠近元胞区到终端边界按一定规律变化，以更好的达到终端区域电荷平衡，从而提高器件的终端耐压。传统超结器件终端P条和N条的宽度固定，但在终端区域时往往边界大面积的N型漂移区会对超结区域辅助耗尽，使终端区域难以达到理想状态的电荷平衡。本发明给出的终端第一种导电类型半导体漂移条宽度可调节，达到从元胞区到边界的一个渐变，使终端电荷能够更好的平衡，从而提高器件耐压。其次本发明的第二种导电类型表面掺杂区22一直将第二种导电类型的半导体柱21覆盖，并向边界有一段延伸，以保证完全覆盖两种类型半导体漂移区的交界位置，使表面电场比较均匀，从而降低两种类型半导体漂移区的交界位置在半导体表面的高电场，避免器件终端表面提前发生击穿。
图3给出了本发明的一种改进结构，其第二种导电类型表面掺杂区22为断续结构，覆盖第二种导电类型半导体漂移区21向外与第一种导电类型半导体漂移区11所形成的PN结。由于表面掺杂区22为断续结构，有助于在降低漂移区PN结引起的终端表面强电场的同时，阻断表面泄露电流。由于该改进结构表面同样为PNPN的结构，所以在弱化漂移区PN结尖峰电场的同时会引入略有尖角的表面PN结电场，其表面电场曲线相对于连续表面掺杂结构更为平缓，平均电场更高。
图4和图5为本发明提供的一种PN条延伸到衬底超结终端器件结构剖面图。图2和图3中第一种导电类型半导体漂移区11在第一种导电类型半导体衬底1上直接外延形成，而第二种导电类型半导体漂移区21并未与第一种导电类型半导体衬底1接触，其间有第一种导电类型半导体漂移区11隔开，由于第二种导电类型半导体漂移区21与第一种导电类型半导体衬底1之间的第一种导电类型半导体漂移区11的存在，其相当于半超结器件底部存在第一种导电类型半导体缓冲层，其缓冲层电场对击穿电压的降低起到了一定的缓冲作用，可以增大第二种导电类型半导体漂移区21的掺杂容差，让工艺更容易实现。此外相同漂移区厚度条件下半超结的刻蚀深度相对较浅，多次外延注入的次数更少，也使得工艺更加容易。而图4和图5第二种导电类型半导体漂移区21直接连接在衬底上，其可通过PN条同时注入掺杂形成，也可通过深槽刻蚀形成，其PN条长度相当，电荷平衡更好控制，可以根据实际应用需求适当选择。
图6为本发明提供的一种与体内第二种导电类型阱同步掺杂终端表面终端结构剖面图，其中所述第二种导电类型元胞区延伸阱23和第二种导电类型表面掺杂区22由同步工艺形成，其共同连成一体。该方案在工艺制作上减少了版次和离子注入次数，工艺更加简单，成本降低，可行度高。但其第二种导电类型表面掺杂区22的浓度随第二种导电类型元胞区延伸阱23浓度的改变而改变，不可调节，此外其结深与第二种导电类型元胞区延伸阱23相同，相对有所增加。因为结深较深，若掺杂浓度较高，则表面无法完全耗尽，会存在较大的表面泄露电流，对器件产生不利影响，若掺杂浓度低，则第二种导电类型表面掺杂区22的边缘与第一种导电类型半导体漂移区11之间会存在较大的电场，易在第二种导电类型表面掺杂区22的边缘发生击穿。该方案虽然在工艺上更加简单，但其在耐压和器件性能上会产生不利影响。
图7给出了本发明对平面栅VDMOS的一种应用，图8给出了本发明对槽栅结构的VDMOS的一种应用。图7和图8给出了本发明可用在平面栅和槽栅器件的两种实例，表明本发明可用于多种超结器件结构。此外，其第二种导电类型半导体漂移区21的宽度可与元胞内的相等，也可比元胞内第二种导电类型半导体漂移区宽度窄或适当加宽，可根据具体应用需求而定。PN条的最小宽度依赖于制造的工艺水平和外延层的刻蚀深度，终端区域条宽越窄，相同掺杂浓度下其电场峰值也就越低，相同条数下其终端面积更小，其调节的灵活性也越高。
图9还包括第一种导电类型截止环19、金属电极49，所述第一种导电类型截止环19位于漂移区边缘上方，第二种导电类型表面掺杂区22外层，所述金属电极49位于第一种导电类型截止环19上方。在终端边缘加截止环，由于终端截止环与第一种导电类型半导体漂移区11为同种导电类型掺杂，且电位相同，能使由源端引起的电场线终止于第一种导电类型截止环19和第一种导电类型半导体漂移区11边界，耗尽便不会向器件边缘外扩展，同样终止于第一种导电类型截止环19和第一种导电类型半导体漂移区11边界。在器件终端边缘加上截止环，能够保护同衬底上其他器件能够正常工作，减小芯片面积，提高电路整体性能。
图10还包括了场板45，所述场板45在靠近金属电极41的绝缘层31的上方，对金属电极41、第二种导电类型元胞区延伸阱23的电场集中起缓解作用，可有效降低第二种导电类型元胞区延伸阱23周围的电场集中引起的击穿，将电场延伸到较宽的表面区域，而场板边缘位于第二种导电类型半导体漂移区21上方可降低场板边缘引起的电场集中，可利用第一种导电类型和第二种导电类型漂移区的耗尽引入电荷，从而对场板的边缘电场峰值起到一定的降低。总的来说，场板的引入降低了由于电场线集中所引起的峰值电场，将电场分散到了较大的区域，缓解了电场集中引起的器件击穿，而其边缘位于第二种导电类型半导体漂移区21上方可进一步降低引入场板后场板边缘电场较集中而引起的击穿。
图11为传统结构和本发明的器件终端表面电场比较，图(a)为传统结构的Medici仿真表面电场图，图(b)为本发明的Medici仿真表面电场图。从图中可以看出，传统结构漂移区表面没有进行P表面掺杂，表面电场峰值很高，超过2*105V/cm,表面PN条表面电场几乎呈周期性变化，电场峰值相近，以靠近元胞区域为最高，但每周期电场峰值和谷值相差很大。而本发明表面每个PN条为周期的电场峰值和谷值差距较小，虽然整个曲线呈一定的幅度，但平均电场密度更大，相同峰值下耐压提高。图(b)较图(a)在边界区有一个较大的电场峰值，这是由于而器件终端表面增加了第二种导电类型表面掺杂区22，其覆盖第二种导电类型半导体漂移区21与边界的交界位置并向边界有一段延伸，其与边界构成一个反偏的PN结，因此会承担一定的电压。此外第二种导电类型表面掺杂区22比第二种导电类型半导体漂移区21在边界有一段延伸，使其终端区域的面积稍有增大，但第二种导电类型表面掺杂区22缓解了表面电场尖峰，降低了周期性电场峰值和谷值之间的差距，提高表面电场平均值，耐压提高。
图12给出了传统结构和本发明的Medici仿真对比，其中图(a)为传统结构的Medici仿真剖面图，图(b)为本发明的Medici仿真剖面图。从图中可以看出本发明的等势线间的最小间距更宽，整个等势线呈一定的弧度，终端电场远小于元胞区域，且表面电场线更加均匀。传统结构的等势线在靠近元胞端分布比较密集，经过超结终端对角线后几乎垂直向上。因为元胞设计做了相应的优化，使得相同厚度下器件尽可能的提高耐压，所以靠元胞端等势线会比较密集均匀，而且基本呈平行于平面，而经过超结终端对角线后等势线几乎垂直向上，受终端PN条影响，呈现出疏密变化，造成电场的集中，使得表面很容易发生击穿，除此之外上方边缘三角区域的电场很不均匀，也使得该部分所承担耐压下降。
本发明的工作原理为：
本发明给出一种以调整终端第二种导电类型漂移区之间的间距来达到终端电荷近似平衡的方案，提高器件终端区的击穿电场，该方案只需更改第二种导电类型杂质注入时的光刻板，工艺实现简单，效果显著。本发明还在漂移区PN结表面增加了第二种导电类型掺杂区，减弱了半导体区与绝缘层接触面的电场峰值，提高器件终端的表面耐压。综上所述，本发明通过调整第二种导电类型漂移区之间的间距和引入表面第二种杂质类型掺杂区，提高了超结纵向器件的终端耐压，提供了一种提高超结纵向器件终端击穿电压的技术方案。

Claims (5)

1.一种超结半导体器件终端结构，包括第一种导电类型半导体衬底(1)和位于第一种导电类型半导体衬底(1)上表面的第一种导电类型半导体漂移区(11)；所述第一种导电类型半导体漂移区(11)中具有多个第二种导电类型半导体漂移区(21)，第一种导电类型半导体漂移区(11)和第二种导电类型半导体漂移区(21)交替排列设置，形成多个垂直于第一种导电类型半导体衬底(1)表面的PN结；所述第一种导电类型半导体漂移区(11)上层一端具有第二种导电类型元胞区延伸阱(23)，第二种导电类型元胞区延伸阱(23)下表面与一个第二种导电类型半导体漂移区(21)的上表面连接；第二种导电类型元胞区延伸阱(23)的部分上表面具有金属电极(41)，第一种导电类型半导体漂移区(11)的上表面和第二种导电类型元胞区延伸阱(23)的部分上表面具有绝缘层(31)，金属电极(41)和绝缘层(31)连接；其特征在于，相邻的第二种导电类型半导体漂移区(21)之间的间距，从靠近第二种导电类型元胞区延伸阱(23)一侧到远离第二种导电类型元胞区延伸阱(23)一侧逐渐增加；在第二种导电类型半导体漂移区(21)顶部与绝缘层(31)之间具有第二种导电类型表面掺杂区(22)。
2.根据权利要求1所述的一种超结半导体器件终端结构，其特征在于，所述第二种导电类型表面掺杂区(22)的一端与第二种导电类型元胞区延伸阱(23)接触，另一端向远离第二种导电类型元胞区延伸阱(23)的一侧延伸直至超过最后一个第二种导电类型半导体漂移区(21)。
3.根据权利要求1所述的一种超结半导体器件终端结构，其特征在于，所述第二种导电类型表面掺杂区(22)，在靠近第二种导电类型元胞区延伸阱(23)的一侧的端面与第二种导电类型半导体漂移区(21)的端面沿器件垂直方向齐平，另一侧向远离第二种导电类型元胞区延伸阱(23)的一端延伸至超过第二种导电类型半导体漂移区(21)的端面；例外的是，位于邻近第二种导电类型元胞区延伸阱(23)的第二种导电类型半导体漂移区(21)顶部的第二种导电类型表面掺杂区(22)，其靠近第二种导电类型元胞区延伸阱(23)的一侧延伸至于第二种导电类型元胞区延伸阱(23)接触。
4.根据权利要求2所述的一种超结半导体器件终端结构，其特征在于，所述第二种导电类型表面掺杂区(22)的结深等于第二种导电类型元胞区延伸阱(23)的结深。
5.根据权利要求2和权利要求3所述的一种半导体器件终端结构，其特征在于，所述第二种导电类型半导体漂移区(21)与第一种导电类型半导体衬底(1)相邻。
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