CN105990230B - 制备esd器件的方法、esd器件 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种制备ESD器件的方法、ESD器件，基于传统制备MOS器件(如PMOS或NMOS器件)的基础上，通过采用ESD离子注入掩膜版，以打开位于源/漏区上方的介质层，并利用湿法刻蚀工艺于硅衬底中形成上宽下窄的V型沟槽，继续于该V型沟槽中生长离子掺杂浓度不同的两个外延层，以在源/漏区形成三角形的外延应力层(即底部外延层)，进而在不进行ESD离子注入工艺的前提下，实现增强沟道表面应力及优化ESD触发电压的目的，在有效改善器件SEC的同时，还能大大提高ESD器件的性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种制备ESD器件的方法、ESD器件。
背景技术
随着半导体技术的不断发展，MOSFET的尺寸正在大幅度的缩减，但由于栅氧化层厚度和电源电压的限制，使得难以有效的抑制器件的短沟道效应(short-channel effect，简称SCE)。
目前，一般是采用超浅结工艺(Ultra-shallow junctions，简称USJ)来改善ESD(Electro-Static discharge，静电释放)器件的SCE，但其会明显的增大器件的漏结电容(drain junction capacitance)和漏电流(junction leakage)，尤其是在采用两步S/D注入工艺制备的NMOS器件(NMOS with two-step S/D implantation)中，由于电源电压(supply voltage)较高，使得漏极端离子注入区或晕环离子注入区(如采用重掺杂工艺(heavily-doped halo)进行离子注入等)交界处(drain/halo junction)具有高电场区(high electric field)，进而降低了半导体器件的性能。
另外，当前HKMG工艺中均是在轻掺杂工艺(LDD)和隔离工艺之后，采用SiGe进行高K金属栅极的制备工艺，但采用上述工艺步骤制备的器件在进行晶圆测试(WaferAcceptance Test，简称WAT)时，会出现严重的漏感应势垒降低效应(Drain inductionbarrier lower，简称DIBL)和漏电流，并很难通过调节LDD(Low doped drain)及口袋注入(Pocket implantation，简称PKT)工艺中能量、剂量、离子注入倾斜角度等参数或是使用双PKT工艺等方式来改善上述器件的DIBL和漏电流。
发明内容
针对上述技术问题，通过利用工业计算机辅助设计(Technology Computer AidedDesign，简称TCAD)进行模拟分析后发现，造成上述器件严重的SCE主要是因为在进行PKT(即halo implantation)注入时扩散至外延层(如SiGe)沟槽的离子，或采用高浓度硼离子原位外延工艺制备外延层时离子扩散等造成的，故本申请提供了一种制备ESD器件的方法，所述方法包括：
提供一设置有阱区的硅衬底，并于所述阱区之上制备介质层；
采用ESD离子注入掩膜版，刻蚀所述介质层至所述阱区的上表面，以形成互连孔；
刻蚀所述互连孔所暴露的所述阱区，并停止在所述硅衬底中，以形成位于所述互连孔下方的V型沟槽；
于所述V型沟槽中制备具有第一掺杂浓度的底部外延层后，继续制备具有第二掺杂浓度的顶部外延层，以充满所述V型沟槽；
其中，所述第二掺杂浓度大于所述第一掺杂浓度。
上述的制备ESD器件的方法，其中，所述硅衬底的上表面还覆盖有栅极堆叠结构；所述栅极堆叠结构嵌入设置于所述介质层中。
上述的制备ESD器件的方法，其中，所述介质层的材质为氮化硅。
上述的制备ESD器件的方法，其中，所述硅衬底的上表面的晶面为(100)，所述V型沟槽的侧壁的晶面为(110)或(111)。
上述的制备ESD器件的方法，其中，所述V型沟槽的深度为30～100nm。
上述的制备ESD器件的方法，其中，所述ESD器件为NMOS类型的ESD器件或PMOS类型的ESD器件。
上述的制备ESD器件的方法，其中，所述方法还包括：
所述ESD器件为NMOS类型的ESD器件时，所述底部外延层和所述顶部外延层的材质均为碳化硅；
所述ESD器件为PMOS类型的ESD器件时，所述底部外延层和所述顶部外延层的材质均为含碳的锗化硅。
上述的制备ESD器件的方法，其中，所述方法还包括：
采用源/漏轻掺杂工艺形成所述底部外延层中掺杂离子的所述第一掺杂浓度；
采用源/漏重掺杂工艺形成所述顶部外延层中掺杂离子的所述第二掺杂浓度。
上述的制备ESD器件的方法，其中，所述底部外延层和所述顶部外延层中掺杂的离子为硼离子或氟化硼离子。
上述的制备ESD器件的方法，其中，所述方法还包括：
采用HF、HBr或CH3COOH刻蚀溶液刻蚀所述硅衬底，以形成所述V型沟槽。
上述的制备ESD器件的方法，所述方法还包括：
依次进行的轻掺杂工艺和口袋注入工艺；
其中，在制备所述底部外延层之前进行所述口袋注入工艺，或者在形成所述顶部外延层之后进行所述轻掺杂工艺。
上述的制备ESD器件的方法，所述方法还包括：
所述轻掺杂工艺的离子注入剂量为5e18/cm2～1e20/cm3。
本申请还记载了一种ESD器件，可采用上述任意一项所述的制备ESD器件的方法制备所述ESD器件，所述ESD器件包括：
硅衬底，所述硅衬底中形成有阱区；
栅堆叠结构，覆盖部分所述硅衬底的上表面；
V型外延层，嵌入设置于所述阱区中，所述介质层覆盖所述V型外延层的上表面；
其中，所述V型外延层包括具有第一掺杂浓度的底部外延层和具有第二掺杂浓度的顶部外延层，且所述第一掺杂浓度小于所述第二掺杂浓度。
综上所述，由于采用了上述技术方案，本专利申请记载了一种制备ESD器件的方法、ESD器件，基于传统制备MOS器件(如PMOS或NMOS器件)的基础上，通过采用ESD离子注入掩膜版，以打开位于阱区上方的介质层，并利用湿法刻蚀工艺于硅衬底中形成上宽下窄的V型沟槽，继续于该V型沟槽中生长离子掺杂浓度不同的两个外延层，以在阱区形成三角形(Triangle-shape)的外延应力层(即底部外延层)，进而在不进行ESD离子注入工艺的前提下，实现增强沟道表面应力及优化ESD触发电压的目的，在有效改善器件SEC的同时，还能大大提高ESD器件的性能。
附图说明
图1～5是本申请实施例一中制备ESD器件的方法的流程结构示意图；
图6是本申请实施例二中ESD器件的结构示意图。
具体实施方式
本申请一种制备ESD器件的方法及ESD器件，可应用于基于传统制备MOS器件(如PMOS器件、NMOS器件等)的工艺的基础上，进行ESD器件的制备。
下面结合附图对本发明的具体实施方式作进一步的说明:
实施例一
图1～5是本申请实施例一中制备ESD器件的方法的流程结构示意图；如图1～5所示，本实施例是基于传统制备MOS器件的基础上进行ESD器件的制备工艺，具体的：
如图1所示，提供一制备有阱区的硅衬底11，并于该硅衬底11之上制备栅极堆叠结构13(gate stack after well)；该栅极堆叠结构13可以为基于传统MOS器件制备工艺制备的高k金属栅极结构(HKMG)，其包括栅氧化层131、金属栅极132、低电阻层133及侧墙134，且栅氧化层131覆盖硅衬底11的部分上表面，金属栅极132覆盖栅氧化层131的上表面，低电阻层133覆盖金属栅极132的上表面，侧墙134位于上述硅衬底11的上表面且覆盖上述的栅氧化层131、金属栅极132及低电阻层133的侧壁。
进一步的，如图1所示，在硅衬底11进行栅极堆叠结构13的制备工艺后，还可采用5e18/cm2～1e20/cm3离子注入剂量，对硅衬底11的阱区进行轻掺杂工艺(LDD)，并继续口袋注入工艺(PKT或halo implantation)，以于硅衬底11的顶部区域中，形成延伸至侧墙134下方及部分栅氧化层131下方的轻掺杂区112；并继续采用源/漏掺杂工艺，在硅衬底11临近上述栅极堆叠结构13的区域中形成源/漏区111(即重掺杂区)及源/漏区111之间的沟道区(图中未标示)，并于源/漏区111之上形成材质可为氮化硅(SiN)的介质层12，以使得上述的栅极堆叠结构13嵌入设置于该介质层12中(其中，上述依次进行上述的轻掺杂工艺、口袋注入工艺及源/掺杂工艺，也可在后续制备外延层工艺步骤之后进行，本领域技术人员可参考本实施例的基础上，进行适应性的调整即可实现本发明的目的)。
如图2所示，基于图1所示结构的基础上，利用ESD离子注入掩膜版，采用诸如干法刻蚀工艺刻蚀上述的介质层12，并停止在源/漏区111的上表面，以在位于栅堆叠结构13两侧的介质层12中形成互连孔14；继续采用诸如湿法刻蚀工艺等，刻蚀互连孔14所暴露的源/漏区111，并停止在硅衬底11中，以形成位于上述互孔13下方的V型沟槽15，即如图3所示的结构。由于各种晶面上原子排列密度不同会导致硅单晶各向异性，突出地表现为刻蚀速率不同，而(100)晶面的刻蚀速率会比(111)晶面的腐蚀速率约大30倍，所以在硅(100)晶面上腐蚀时，会沿(111)晶面形成V型沟槽；即由于硅衬底11的上表面(互连孔14所暴露的表面)晶面为(100)，所以进行刻蚀工艺后，会在该硅衬底11中形成上宽下窄的V型沟槽，且该V型沟槽的侧壁晶面为(111)或(110)。
优选的，可采用HF、HBr或CH3COOH等刻蚀溶液进行上述的湿法刻蚀工艺，而形成的V型沟槽15的深度为30nm～100nm。
如图4示，基于上述图3所示结构的基础上，通过互连孔14向V型沟槽15中注入外延气体，以在V型沟槽15中形成具有第一掺杂浓度的底部外延层16，以部分填充该V型沟槽15；继续通过互连孔14向V型沟槽15中注入外延气体，以在V型沟槽15剩余的区域中形成具有第二掺杂浓度的顶部外延层17，该顶部外延层17与上述的底部外延层16将V型沟槽15充满，即形成如图5所示的结构；如图5所示，上述的底部外延层16与顶部外延层17共同于硅衬底11中形成三角形的外延层，该外延层的材质可为SiC或e-SiGe(即当制备的ESD器件为NMOS类型的ESD器件时，底部外延层16和顶部外延层17的材质均为碳化硅(SiC)；而当制备的ESD器件为PMOS类型的ESD器件时，底部外延层16和顶部外延层17的材质可均为含碳的锗化硅(SiGe))。
其中，上述的第二掺杂浓度大于第一掺杂浓度，即底部外延层16相对于顶部外延层17为轻掺杂区，而顶部外延层17的离子掺杂浓度可与源/漏区11的离子掺杂浓度相同或近似，以使得其相对于底部外延层16均为重掺杂区。
优选的，可采用形成ESD器件源/漏区相同类型的注入离子制备上述的底部外延层16和顶部外延层17，即可采用源/漏轻掺杂工艺形成底部外延层16中掺杂离子的第一掺杂浓度(substrate SD lower doping EPI)，并采用源/漏重掺杂工艺形成顶部外延层17中掺杂离子的第二掺杂浓度(SD high doping epi for contact Rs)；例如，当制备的ESD器件为NMOS类型的ESD器件时，外延碳化硅(SiC)外延层，此时在需要掺杂如磷离子等；而当制备的ESD器件为PMOS类型的ESD器件时，则外延含碳的锗化硅(SiGe)外延层，此时则掺杂如硼离子或氟化硼离子等。
本实施例一中，由于制备的ESD器件中形成三角形的外延层，且该外延层包括位于底部的轻掺杂区(上宽下窄的三角形)和顶部的重掺杂区(上宽下窄的倒梯形)，进而能够有效的增强沟道表面应力(enhance stronger channel surface stress)，优化ESD器件的触发电压(optimized ESD trigger voltage)，有效的改善ESD器件的DIBL及漏电流等性能。
实施例二
图6是本申请实施例二中ESD器件的结构示意图；可基于上述实施例一制备ESD器件的方法的基础上，形成本实施例中的ESD器件，具体的：
如图2所示，在形成有源/漏区211的硅衬底21上，设置有栅极堆叠结构22，该栅极堆叠结构22可以为基于传统MOS器件制备工艺制备的高k金属栅极结构(HKMG)，其具体包括栅氧化层221、金属栅极222、低电阻层223及侧墙224，且栅氧化层221覆盖硅衬底21的部分上表面，金属栅极222覆盖栅氧化层221的上表面，低电阻层223覆盖金属栅极222的上表面，侧墙224位于上述硅衬底21的上表面且覆盖上述的栅氧化层221、金属栅极222及低电阻层223的侧壁，且在位于硅衬底21的顶部区域中，还形成有延伸至侧墙224下方及部分栅氧化层221下方的轻掺杂区212。
进一步的，在栅极堆叠结构22两侧的源/漏区211中，还形成有上宽下窄的三角形的外延层23，该外延层23的材质可为SiC或SiGe(当该ESD器件为NMOS类型时，该外延层23的材质为SiC，而当该ESD器件为PMOS类型时，该外延层23的材质可为含碳的SiGe)；该外延层23包括均注入有离子的底部外延层231和顶部外延层232，且底部外延层231的离子注入浓度小于顶部外延层232的离子注入浓度(即顶部外延层231相对于顶部外延层232则为轻掺杂区，相应的，顶部外延层232相对于顶部外延层231则为重掺杂区，且顶部外延层231的离子掺杂浓度与源/漏区211的离子掺杂浓度相近或相同)。
优选的，上述底部外延层231和顶部外延层232注入离子的类型均与形成ESD器件的源/漏掺杂工艺采用的离子类型相同，例如当制备的ESD器件为NMOS类型的ESD器件时，需外延碳化硅(SiC)外延层，此时则对外延层23掺杂如磷离子等；而当制备的ESD器件为PMOS类型的ESD器件时，则需外延含碳的锗化硅(SiGe)外延层，此时则对外延层23掺杂如硼离子或氟化硼离子等。
综上，由于采用了上述技术方案，本申请公开的一种制备ESD器件的方法、ESD器件，可基于传统制备MOS器件(如PMOS或NMOS器件)的基础上，通过采用ESD离子注入掩膜版，以打开位于阱区上方的介质层，并利用湿法刻蚀工艺于硅衬底中形成上宽下窄的V型沟槽，继续于该V型沟槽中生长离子掺杂浓度不同的两个外延层，以在阱区形成三角形的轻掺杂区(即底部外延层)，进而在不进行ESD离子注入工艺的前提下，实现增强沟道表面应力及优化ESD触发电压的目的，在有效改善器件SEC的同时，还能大大提高ESD器件的性能(相对于传统U/sigma形状的外延层，本申请中的技术方案可将器件性能提升13％以上)。
通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。
对于本领域的技术人员而言，阅读上述说明后，各中变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (13)
1.一种制备ESD器件的方法，其特征在于，所述方法包括：
提供一设置有阱区的硅衬底，并于所述阱区之上制备介质层；
采用ESD离子注入掩膜版，刻蚀所述介质层至所述阱区的上表面，以形成互连孔；
刻蚀所述互连孔所暴露的所述阱区，并停止在所述硅衬底中，以形成位于所述互连孔下方的V型沟槽；
于所述V型沟槽中制备具有第一掺杂浓度的底部外延层后，继续制备具有第二掺杂浓度的顶部外延层，以充满所述V型沟槽；
其中，所述第二掺杂浓度大于所述第一掺杂浓度。
2.如权利要求1所述的制备ESD器件的方法，其特征在于，所述硅衬底的上表面还覆盖有栅极堆叠结构；所述栅极堆叠结构嵌入设置于所述介质层中。
3.如权利要求1所述的制备ESD器件的方法，其特征在于，所述介质层的材质为氮化硅。
4.如权利要求1所述的制备ESD器件的方法，其特征在于，所述硅衬底的上表面的晶面为(100)，所述V型沟槽的侧壁的晶面为(110)或(111)。
5.如权利要求1所述的制备ESD器件的方法，其特征在于，所述V型沟槽的深度为30～100nm。
6.如权利要求1所述的制备ESD器件的方法，其特征在于，所述ESD器件为NMOS类型的ESD器件或PMOS类型的ESD器件。
7.如权利要求6所述的制备ESD器件的方法，其特征在于，所述方法还包括：
所述ESD器件为NMOS类型的ESD器件时，所述底部外延层和所述顶部外延层的材质均为碳化硅；
所述ESD器件为PMOS类型的ESD器件时，所述底部外延层和所述顶部外延层的材质均为含碳的锗化硅。
8.如权利要求1所述的制备ESD器件的方法，其特征在于，所述方法还包括：
采用源/漏轻掺杂工艺形成所述底部外延层中掺杂离子的所述第一掺杂浓度；
采用源/漏重掺杂工艺形成所述顶部外延层中掺杂离子的所述第二掺杂浓度。
9.如权利要求1所述的制备ESD器件的方法，其特征在于，所述底部外延层和所述顶部外延层中掺杂的离子为硼离子或氟化硼离子。
10.如权利要求1所述的制备ESD器件的方法，其特征在于，所述方法还包括：
采用HF、HBr或CH3COOH刻蚀溶液刻蚀所述硅衬底，以形成所述V型沟槽。
11.如权利要求1所述的制备ESD器件的方法，所述方法还包括：
依次进行的轻掺杂工艺和口袋注入工艺；
其中，在制备所述底部外延层之前进行所述口袋注入工艺，或者在形成所述顶部外延层之后进行所述轻掺杂工艺。
12.如权利要求11所述的制备ESD器件的方法，所述方法还包括：
所述轻掺杂工艺的离子注入剂量为5e18/cm2～1e20/cm3。
13.一种ESD器件，其特征在于，采用如权利要求1～12中任意一项所述的制备ESD器件的方法制备所述ESD器件，所述ESD器件包括：
硅衬底，所述硅衬底中形成有阱区；
栅堆叠结构，覆盖部分所述硅衬底的上表面；
V型外延层，嵌入设置于所述阱区中，所述介质层覆盖所述V型外延层的上表面；
其中，所述V型外延层包括具有第一掺杂浓度的底部外延层和具有第二掺杂浓度的顶部外延层，且所述第一掺杂浓度小于所述第二掺杂浓度。
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