CN105977252A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN105977252A
CN105977252A CN201610112520.0A CN201610112520A CN105977252A CN 105977252 A CN105977252 A CN 105977252A CN 201610112520 A CN201610112520 A CN 201610112520A CN 105977252 A CN105977252 A CN 105977252A
Authority
CN
China
Prior art keywords
transistor
input terminal
grid
connector
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610112520.0A
Other languages
English (en)
Other versions
CN105977252B (zh
Inventor
李大成
文大英
金珉修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020150057968A external-priority patent/KR102223970B1/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN105977252A publication Critical patent/CN105977252A/zh
Application granted granted Critical
Publication of CN105977252B publication Critical patent/CN105977252B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

提供了半导体装置，所述半导体装置包括：基底；第一晶体管，由第一输入信号的反向的电压电平门控以上拉第一节点；第二晶体管，由第二输入信号的电压电平门控以下拉第一节点；第三晶体管，由第二输入信号的反向的电压电平门控以上拉第一节点；第四晶体管，由第一输入信号的电压电平门控以下拉第一节点；第五晶体管，由第二输入信号的电压电平门控以下拉第二节点；第六晶体管，由第一输入信号的反向的电压电平门控以上拉第二节点；第七晶体管，由第一输入信号的电压电平门控以下拉第二节点；以及第八晶体管，由第二输入信号的反向的电压电平门控以上拉第二节点。

Description

半导体装置
本申请要求在韩国知识产权局于2015年3月12日提交的第10-2015-0034357号韩国专利申请和于2015年4月24日提交的第10-2015-0057968号韩国专利申请的优先权，所述韩国专利申请的公开内容通过引用全部合并于此。
技术领域
本发明构思涉及一种半导体装置、一种用于布局半导体装置的元件的布局***和一种在设计半导体装置时使用的标准单元库以及一种利用标准单元库来制造半导体装置的方法。
背景技术
为了增加半导体装置的集成度，需要最小化半导体装置的集成电路的单元的面积。为了按比例缩小单元的面积，必须优化晶体管的位置、信号路由路径以及互连的形状和位置，即，构成单元的元件的布局。
发明内容
根据本发明构思的一方面，提供了一种半导体装置，所述半导体装置包括：基底；第一晶体管，由第一输入信号的反向的电压电平门控以上拉第一节点；第二晶体管，由第二输入信号的电压电平门控以下拉第一节点；第三晶体管，由第二输入信号的反向的电压电平门控以上拉第一节点；第四晶体管，由第一输入信号的电压电平门控以下拉第一节点；第五晶体管，由第二输入信号的电压电平门控以下拉第二节点；第六晶体管，由第一输入信号的反向的电压电平门控以上拉第二节点；第七晶体管，由第一输入信号的电压电平门控以下拉第二节点；第八晶体管，由第二输入信号的反向的电压电平门控以上拉第二节点；以及设置在基底上的第一金属层和第二金属层，位于彼此不同的水平面处。第一金属层和第二金属层均包括多个导电连接件。第一晶体管的输入端子和第四晶体管的输入端子通过第一金属层的连接件中的一个来电连接，第二晶体管的输入端子和第三晶体管的输入端子通过第二金属层的连接件中的一个来电连接，第五晶体管的输入端子和第八晶体管的输入端子通过第一金属层的连接件中的一个来连接，第六晶体管的输入端子和第七晶体管的输入端子通过第二金属层的连接件中的一个来连接。另外，第二晶体管和第五晶体管共享设置在基底上的第一栅极，第四晶体管和第七晶体管共享设置在基底上的第二栅极。
根据本发明构思的另一方面，提供了一种半导体装置，所述半导体装置包括：基底，具有设置在穿过基底沿第一方向延伸的轴的一侧的第一区域和基底的设置在所述轴的另一侧的第二区域；第一栅极，沿垂直于第一方向的第二方向延伸穿过第一区域和第二区域，并且设置在装置中的相对于基底的第一水平面处；第二栅极，以在第一方向上与第一栅极隔开的方式沿第二方向延伸穿过第一区域和第二区域，并且设置在装置中的第一水平面处；第一连接件，在第一区域中将由第一栅极构成的第一晶体管的输入端子和由第二栅极构成的第四晶体管的输入端子电连接，并且设置在相对于基底高于第一水平面的第二水平面处；第二连接件，在第一区域中将由第一栅极构成的第二晶体管的输入端子和由第二栅极构成的第三晶体管的输入端子电连接，并且设置在相对于基底高于第一水平面且低于第二水平面的第三水平面处；第三连接件，在第二区域中将由第一栅极构成的第五晶体管的输入端子和由第二栅极构成的第八晶体管的输入端子电连接，并且设置在装置中的第二水平面处；以及第四连接件，在第二区域中将由第一栅极构成的第六晶体管的输入端子和由第二栅极构成的第七晶体管的输入端子电连接，并且设置在装置中的第三水平面处。另外，第二晶体管的输入端子和第五晶体管的输入端子分别由第一栅极的一部分来构成，第四晶体管的输入端子和第七晶体管的输入端子分别由第二栅极的一部分来构成。
根据本发明构思的又一方面，提供了一种半导体装置，包括：基底；电源轨，沿第一方向在基底上纵向延伸以使基底具有设置在电源轨的一侧的第一区域和设置在电源轨的另一侧的第二区域；第一栅极，沿垂直于第一方向的第二方向延伸穿过第一区域和第二区域，并且具有与电源轨叠置的第一叠置部；以及第二栅极，以在第一方向上与第一栅极隔开的方式沿第二方向延伸穿过第一区域和第二区域，并且具有与电源轨叠置的第二叠置部。装置的第一晶体管设置在第一栅极在第一区域中延伸的位置处，装置的第四晶体管设置在第二栅极在第一区域中延伸的位置处，装置的第七晶体管设置在第二栅极在第二区域中延伸的位置处，以及装置的第六晶体管设置在第一栅极在第二区域中延伸的位置处。第一晶体管、第四晶体管、第七晶体管和第六晶体管由相同的第一输入信号来门控。进一步地说，装置的第二晶体管设置在第一栅极在第一区域中延伸的位置处，装置的第三晶体管设置在第二栅极在第一区域中延伸的位置处，装置的第五晶体管设置在第一栅极在第二区域中延伸的位置处，以及装置的第八晶体管设置在第二栅极在第二区域中延伸的位置处。第二晶体管、第三晶体管、第五晶体管和第八晶体管由相同的第二输入信号来门控。半导体装置还包括：第一金属层，包括在第一区域中将第一晶体管的输入端子和第四晶体管的输入端子电连接的连接件及在第二区域中将第五晶体管的输入端子和第八晶体管的输入端子电连接的连接件；以及第二金属层，包括在第一区域中将第二晶体管的输入端子和第三晶体管的输入端子电连接的连接件及在第二区域中将第六晶体管的输入端子和第七晶体管的输入端子电连接的连接件。第一金属层和第二金属层被设置在彼此不同的水平面处，第二晶体管的输入端子和第五晶体管的输入端子通过第一叠置部来电连接，第四晶体管的输入端子和第七晶体管的输入端子通过第二叠置部来电连接。
根据本发明构思的又一方面，提供了一种半导体装置，包括：基底；电源轨，在基底上沿第一方向纵向延伸；第一输入端子、第二输入端子、第三输入端子和第四输入端子，沿着在垂直于第一方向的第二方向上延伸的第一线顺序地设置；第五输入端子、第六输入端子、第七输入端子和第八输入端子，在第一方向上与第一线隔开并且沿着在第二方向上延伸的第二线顺序地设置；第一连接件，将第一输入端子和第六输入端子电连接；第二连接件，在平面图中看时与第一连接件交叉并且将第二输入端子和第五输入端子电连接；第三连接件，将第三输入端子和第八输入端子电连接；第四连接件，在平面图中看时与第三连接件交叉并且将第四输入端子和第七输入端子电连接；第一互连件，在平面图中看时与电源轨交叉并且将第二输入端子和第三输入端子电连接；以及第二互连件，在平面图中看时与电源轨交叉并且将第六输入端子和第七输入端子电连接。第一互连件是构成第二输入端子和第三输入端子的第一栅极的一部分，第二互连件是构成第六输入端子和第七输入端子的第二栅极的一部分。
根据本发明构思的又一方面，提供了一种半导体装置，包括：基底；栅极线，在第一方向上彼此分隔开，并且均沿与第一方向垂直的第二方向在基底上纵向延伸；第一金属层，设置在基底上并且包括第一组不连续的导电连接件；以及第二金属层，设置在基底上与第一金属层不同的水平面处并且包括第二组不连续的导电连接件。装置具有沿第二方向并排设置的多个单元。每个单元由以下构成：基底的在第二方向上彼此隔开的有源区；在有源区上纵向延伸的栅极线中的第一栅极线和第二栅极线；第一对晶体管，分别位于第一栅极线在有源区上延伸的位置处，并且第一栅极线在单元中为第一对晶体管提供输入端子；第二对晶体管，分别位于第二栅极线在有源区上延伸的位置处，并且第二栅极线在单元中为第二对晶体管提供输入端子；第一金属层的连接件中的一个连接件以及第二金属层的连接件中的一个连接件。在每个单元中，第一金属层的连接件与第一栅极线和第二栅极线叠置并且将第一对晶体管中的一个晶体管的输入端子和第二对晶体管中的一个晶体管的输入端子电连接。另外，在每个单元中，第二金属层的连接件与第一栅极线和第二栅极线叠置并且将第一对晶体管中的另一晶体管的输入端子和第二对晶体管中的另一晶体管的输入端子电连接。
根据本发明构思的又一方面，提供了一种半导体装置的布局***，包括：处理器；存储器，存储能够在一个或更多个标准单元设计中布局的元件；以及布局模块，利用处理器并根据限定的要求基于标准单元设计中的一个或更多个来布局半导体装置，其中，布局模块：沿第一方向布局第一电源轨；以在垂直于第一方向的第二方向上与第一电源轨隔开第一间隙的方式沿第一方向布局第二电源轨；以在第二方向上与第二电源轨隔开第二间隙的方式在基底上布局沿第一方向延伸的第三电源轨；限定位于第一电源轨和第二电源轨之间的第一有源区和第二有源区使得第一有源区邻近于第一电源轨，第二有源区邻近于第二电源轨；限定位于第二电源轨和第三电源轨之间的第三有源区和第四有源区使得第三有源区邻近于第二电源轨，第四有源区邻近于第三电源轨；布局与第一有源区至第四有源区交叉且沿第二方向延伸的第一栅极并且布局与第一栅极隔开且沿第二方向延伸的第二栅极；在第一有源区至第四有源区上限定共享第一栅极的第一晶体管、第二晶体管、第五晶体管和第六晶体管使得第一晶体管和第二晶体管设置在第一电源轨和第二电源轨之间，并且使得第五晶体管和第六晶体管设置在第二电源轨和第三电源轨之间；在第一有源区至第四有源区上限定共享第二栅极的第三晶体管、第四晶体管、第七晶体管和第八晶体管使得第三晶体管和第四晶体管设置在第一电源轨和第二电源轨之间，并且第七晶体管和第八晶体管设置在第二电源轨和第三电源轨之间；布局由设置在相对基底第一高度处的第一金属层构成的将第一晶体管的输入端子与第四晶体管的输入端子连接的连接件，并且布局由设置在相对基底第一高度处的第一金属层构成的将第五晶体管的输入端子和第八晶体管的输入端子连接的连接件；布局由设置在相对基底比第一高度低的第二高度处的第二金属层构成的将第二晶体管的输入端子与第三晶体管的输入端子连接的连接件以及由设置在相对基底比第一高度低的第二高度处的第二金属层构成的将第六晶体管的输入端子与第七晶体管的输入端子连接的连接件。
根据本发明构思的又一方面，提供了存储多个元件的布局中的至少一个标准单元的标准单元库的一种非暂时性计算机可读介质，在所述多个元件的布局中：电源轨沿第一方向在基底上延伸；基底的第一区域设置在电源轨的一侧，基底的第二区域设置在电源轨的另一侧；第一栅极沿垂直于第一方向的第二方向延伸穿过第一区域和第二区域并且设置于在与第一方向和第二方向中的每个垂直的第三方向上距离基底的第一水平面处；第二栅极以与第一栅极隔开的方式沿第二方向延伸穿过第一区域和第二区域并且设置在距离基底的第一水平面处；第一连接件在第一区域中将设置在第一栅极上的第一晶体管的输入端子和设置在第二栅极上的第四晶体管的输入端子连接，并且被设置在相对于基底高于第一水平面的第二水平面处；第二连接件在第一区域中将设置在第一栅极上的第二晶体管的输入端子和设置在第二栅极上的第三晶体管的输入端子连接，并且被设置在相对于基底高于第一水平面且低于第二水平面的第三水平面处；第三连接件在第二区域中将设置在第一栅极上的第五晶体管的输入端子和设置在第二栅极上的第八晶体管的输入端子连接并且设置在第二水平面处；以及第四连接件在第二区域中将设置在第一栅极上的第六晶体管的输入端子和设置在第二栅极上的第七晶体管的输入端子连接并且设置在第三水平面处，其中，第二晶体管的输入端子和第五晶体管的输入端子由第一栅极的一部分来连接，第四晶体管的输入端子和第七晶体管的输入端子由第二栅极的一部分来连接。
附图说明
通过下面参照附图做出的本发明构思的示例的详细描述，本发明构思的以上及其它方面和特征将变得更明显，在附图中：
图1是根据本发明构思的布局***的框图；
图2是根据本发明构思的半导体装置的示例的电路图；
图3A是根据本发明构思的半导体装置的示例的布局图；
图3B和图3C示出具有与图3A中所示的布局类似的布局的半导体装置的其它变形；
图4A和图4B均是沿图3A的线L-L截取的具有图3A中所示布局的半导体装置的变形的剖视图；
图5是根据本发明构思的半导体装置的另一示例的布局图；
图6是根据本发明构思的半导体装置的另一示例的布局图；
图7A和图7B均是沿图6的线M-M截取的具有图6中所示布局的半导体装置的变形的剖视图；
图8是根据本发明构思的半导体装置的另一示例的布局图；
图9是根据本发明构思的半导体装置的另一示例的布局图；
图10是根据本发明构思的半导体装置的另一示例的布局图；以及
图11、图12和图13均是根据本发明构思可以应用半导体装置的电子装置的示例的正视图。
具体实施方式
将参照附图详细描述示例。然而，发明构思可以以各种不同形式来举例说明，并且不应该被解释为仅限于示出的示例。相反，提供这些示例使得本公开将是彻底的和完整的，并且将向本领域技术人员充分地传达发明构思。因此，针对一些发明构思的示例，没有描述已知的工艺、元件和技术。除非另外指明，否则在附图和书面描述中，同样的附图标记始终表示同样的元件，因此将不再重复描述。在附图中，为了清晰起见，可以夸大层和区域的尺寸和相对尺寸。
将理解，虽然术语“第一”、“第二”、“第三”等可在这里用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应该受这些术语限制。这些术语仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
为了易于描述，这里可以使用空间相对术语(诸如“在……之下”、“在……下面”、“下面的”、“在……下方”、“在……上面”、“上面的”等)来描述附图中示出的一个元件或特征与另一个或多个元件或特征的关系。将理解，空间相对术语意图包含除了在附图中描述的方向之外装置在使用或操作中的不同方向。例如，如果附图中的装置被翻转，则描述为“在”其它元件或特征“下面”或“之下”或“下方”的元件将随后被定位为“在”所述其它元件或特征“上面”。因此，示例性术语“在…下面”和“在…下方”可包括“在……上面”和“在……下面”两种方位。可以另外定向(旋转90度或在其它方位)所述装置，并且对在此使用的空间相对描述符做出相应的解释。另外，还将理解的是，当层被称作“在”两个层“之间”时，该层可以是这两个层之间唯一的层，或者也可以存在一个或更多的中间层。
在这里使用的术语仅用于描述特定示例的目的，而不意图限制发明构思。如这里所使用的，除非上下文另外清楚地指出，否则单数形式的“一”、“一个(种/者)”和“该(所述)”也意图包括复数形式。还将理解的是，当术语“包括”和/或其变型在本说明书中使用时，表明存在所述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如在此使用的，术语“和/或”包括一个或多个相关联的列出的项中的任意以及所有组合。另外，术语“示例性”意在指示例或图示。
将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”、“结合到”或者“邻近于”另一元件或层时，该元件或层可能直接在所述另一元件或层上、直接连接到、结合到或者邻近于另一元件或层，或者可能存在中间元件或层。相反，当元件被称作“直接”在另一元件或层“上”、“直接连接到”、“直接结合到”或“紧邻于”另一元件或层时，不存在中间元件或中间层。
除非另有定义，否则这里使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员通常理解的含义相同的含义。还将理解的是，除非这里明确如此定义，否则术语(诸如在通用字典中定义的术语)应该被解释为具有与相关领域和/或本说明书的上下文中它们的意思一致的意思，并且将不以理想化或过于形式化的含义进行解释。
图1示出根据本发明构思的布局***1。
参照图1，布局***1被构造为根据发明构思执行布局方法。为此，布局***1可以包括使布局***1能够执行布局方法的一个或更多个指令(例如，软件程序)，随后描述布局方法的示例。在本发明构思的一个示例中，布局***1可以作为独立装置来操作或者与电连接到布局***1的其它装置一起来操作。当通过例如网络连接到另一装置时，布局***1可以在服务器-客户端环境中作为服务器或客户端来操作，在对等网络环境或分布式网络环境中作为一个对等体(peer)来操作。
布局***1可以包括：处理器10(例如，中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、专用集成电路(ASIC)等)、内存20、存储器30、布局模块40、输入装置50和输出装置60。处理器10、内存20、存储器30、布局模块40、输入装置50和输出装置60可以通过总线70电连接以便彼此交换数据。
存储器30可以包括包含用于执行布局方法的指令和与半导体装置的布局有关的数据的计算机可读介质。指令可以在布局***1执行所述方法的同时驻留在内存20(例如，主内存)中或者在处理器10(例如，处理器10的缓存)中。例如，关于布局的数据可以包括：诸如设计规则的限制、与在半导体装置的布局中使用的各种元件有关的数据、标准单元数据等。布局***1可以利用输入装置50从用户或者其它连接到布局***1的装置或***接收关于布局的数据，并且利用输出装置60将存储的涉及半导体装置的布局的数据、结果数据等发送到用户或者其它连接到布局***1的装置或***。
布局模块40可以利用处理器10并且根据限定的要求(例如，设计规则)来布局一个或更多个半导体装置的标准单元。标准单元的设计可以存储于存储器30中。随后将参照图3A来描述根据本发明构思的布局模块30通过其来布局标准单元(即，设计半导体装置)的特定方法。
图2示出根据本发明构思的半导体装置的电路。
参照图2，该电路包括：第一晶体管MP2，由第一输入信号A的反向的电压电平门控以上拉第一节点Y；第二晶体管MN2，由第二输入信号B的电压电平门控以下拉第一节点Y；第三晶体管MP4，由第二输入信号B的反向的电压电平门控以上拉第一节点Y；第四晶体管MN4，由第一输入信号A的电压电平门控以下拉第一节点Y；第五晶体管MN6，由第二输入信号B的电压电平门控以下拉第二节点Y'；第六晶体管MP6，由第一输入信号A的反向的电压电平门控以上拉第二节点Y'；第七晶体管MN8，由第一输入信号A的电压电平门控以下拉第二节点Y'；以及第八晶体管MP8，由第二输入信号B的反向的电压电平门控以上拉第二节点Y'。
在此示例中，第一输入信号A被传送到半导体装置的第一晶体管MP2、第四晶体管MN4、第六晶体管MP6和第七晶体管MN8，第二输入信号B被传送到第二晶体管MN2、第三晶体管MP4、第五晶体管MN6和第八晶体管MP8。因此，第一晶体管MP2、第四晶体管MN4、第六晶体管MP6和第七晶体管MN8可以分别具有彼此电连接的输入端子，第二晶体管MN2、第三晶体管MP4、第五晶体管MN6和第八晶体管MP8可以分别具有彼此电连接的输入端子。
如随后将参照图3A更详细地描述，在半导体装置中，第一晶体管MP2的输入端子和第四晶体管MN4的输入端子可以通过第一金属层(例如，装置的“金属1”层)来连接，第二晶体管MN2的输入端子和第三晶体管MP4的输入端子可以通过第二金属层(例如，装置的“金属0”层)来连接。此外，第五晶体管MN6的输入端子和第八晶体管MP8的输入端子可以通过第一金属层(例如，“金属1”层)来连接，第六晶体管MP6的输入端子和第七晶体管MN8的输入端子可以通过第二金属层(例如，“金属0”层)来连接。
第二晶体管MN2和第五晶体管MN6可以共享第一栅极(即，由第一栅极构成)，第四晶体管MN4和第七晶体管MN8可以共享第二栅极。为此，第二晶体管MN2和第五晶体管MN6的栅极可以由连续的栅极线(即，第一栅极)构成。同样地，第四晶体管MN4和第七晶体管MN8的栅极可以由连续的栅极线(即，第二栅极)构成。在此示例中，第二晶体管MN2的输入端子和第五晶体管MN6的输入端子可以通过设置在基底上的第一栅极的一部分(或第一互连件)来连接，第四晶体管MN4的输入端子和第七晶体管MN8的输入端子可以通过设置在基底上的第二栅极的一部分(或第二互连件)来连接。
第一栅极和第二栅极可以被设置在装置中的第一水平面处，第一金属层可以被设置在高于第一水平面的第二水平面处，第二金属层可以被设置在高于第一水平面并且低于第二水平面的第三水平面处。
在当前的示例中，第一晶体管MP2、第三晶体管MP4、第六晶体管MP6和第八晶体管MP8为P型晶体管，第二晶体管MN2、第四晶体管MN4、第五晶体管MN6和第七晶体管MN8为N型晶体管。然而，本发明构思不限于此。即，在根据本发明构思的另一示例中，第一晶体管MP2、第三晶体管MP4、第六晶体管MP6和第八晶体管MP8为N型晶体管，第二晶体管MN2、第四晶体管MN4、第五晶体管MN6和第七晶体管MN8为P型晶体管。
在本发明构思的其他示例中，该电路还包括：晶体管MP1，串联连接到第一晶体管MP2并且由输入信号C1的反向的电压电平门控以提供供电电压VDD；晶体管MN1，串联连接到第二晶体管MN2并且由输入信号C1的电压电平门控以提供接地电压VSS；晶体管MP3，串联连接到第三晶体管MP4并且由输入信号D1的反向的电压电平门控以提供供电电压VDD；晶体管MN3，串联连接到第四晶体管MN4并且由输入信号D1的电压电平门控以提供接地电压VSS。
在根据本发明构思的一些示例中，该电路还包括：晶体管MP5，串联连接到第六晶体管MP6并且由输入信号C2的反向的电压电平门控以提供供电电压VDD；晶体管MN5，串联连接到第五晶体管MN6并且由输入信号C2的电压电平门控以提供接地电压VSS；晶体管MP7，串联连接到第八晶体管MP8并且由输入信号D2的反向的电压电平门控以提供供电电压VDD；晶体管MN7，串联连接到第七晶体管MN8并且由输入信号D2的电压电平门控以提供接地电压VSS。
图3A示出根据本发明构思的半导体装置的布局的一个示例。图4A和图4B均是根据本发明构思，沿图3A的线L-L截取的具有图3A中所示的布局的半导体装置的剖视图。
参照图3A和图4A，半导体装置可以包括第一电源轨102、第二电源轨104、第三电源轨106、第一栅极122和第二栅极124。
第一电源轨102、第二电源轨104和第三电源轨106沿第一方向在基底上纵向延伸。第一区域I被限定为第二电源轨104的一侧，第二区域II被限定在第二电源轨104的另一侧。第一电源轨102、第二电源轨104和第三电源轨106中的每个可以是提供电力的供电电压(VDD)轨或接地的接地电压(VSS)轨。在当先示例中，第一电源轨102和第三电源轨106是VDD轨，第二电源轨104是VSS轨。
第一栅极122沿垂直于第一方向的第二方向穿过第一区域I和第二区域II延伸，第二栅极124在第一方向上与第一栅极122分开并且沿第二方向穿过第一区域I和第二区域II延伸。在此示例中，第一栅极122和第二栅极124被设置在装置中的第一水平面处，即，位于在与第一方向和第二方向中的每个垂直的第三方向上距离基底相同的距离处。另外，在示出的示例中，第一栅极122和第二栅极124垂直于第二电源轨104并且穿过第二电源轨104延伸。因此，第一栅极122可以包括与第二电源轨104叠置的第一叠置部123，第二栅极124可以包括与第二电源轨104叠置的第二叠置部125。第一栅极122和第二栅极124可以是多晶硅栅极或金属栅极。
在示出的示例中，第一晶体管MP2、第二晶体管MN2、第五晶体管MN6和第六晶体管MP6可以包括第一栅极122；第三晶体管MP4、第四晶体管MN4、第七晶体管MN8和第八晶体管MP8可以包括第二栅极124。然而，本发明构思不限于晶体管的这种设置。此外，在示出的示例中，第二晶体管MN2、第四晶体管MN4、第五晶体管MN6和第七晶体管MN8被设置为邻近于作为VSS轨的第二电源轨104。然而，本发明构思不限于晶体管的这种设置。
在示出的示例中，第一晶体管MP2、第三晶体管MP4、第六晶体管MP6和第八晶体管MP8为P型晶体管，第二晶体管MN2、第四晶体管MN4、第五晶体管MN6和第七晶体管MN8为N型晶体管。然而，本发明构思不限于此。即，在本发明构思的另一示例中，第一晶体管MP2、第三晶体管MP4、第六晶体管MP6和第八晶体管MP8为N型晶体管，第二晶体管MN2、第四晶体管MN4、第五晶体管MN6和第七晶体管MN8为P型晶体管。
根据本发明构思的所示示例的半导体装置可以包括：在第一区域I中的第一连接件132和第二连接件134，在第二区域II中的第三连接件136和第四连接件138。在第一区域I中，第一连接件132将第一晶体管MP2的输入端子和第四晶体管MN4的输入端子连接，第二连接件134将设置在第一栅极122上的第二晶体管MN2的输入端子和设置在第二栅极124上的第三晶体管MP4的输入端子连接。在第二区域II中，第三连接件136将第五晶体管MN6的输入端子和第八晶体管MP8的输入端子连接，第四连接件138将第六晶体管MP6的输入端子和第七晶体管MN8的输入端子连接。
另外，在此示例中，第一连接件132和第三连接件136被设置在装置中相对于基底比第一水平面高的第二水平面处，第二连接件134和第四连接件138被设置在相对于基底比第一水平面高并且比第二水平面低的第三水平面处。即，第一连接件132和第三连接件136被设置在与第二连接件134和第四连接件138不同的高度(距离基底的距离)处。在此示例的一些变形中，第一连接件132与第二连接件134交叉，第三连接件136与第四连接件138交叉。
在平面图中看时，第一连接件132和第三连接件136可以均是L形形状的。在示出的示例中，第一连接件132和第三连接件136朝向相同。然而，第一连接件132和第三连接件136的朝向可以不同。在平面图中看时，第二连接件134和第四连接件138可以均是杆状的因此朝向相同。
在本发明构思的此示例的一个变形中，第一连接件132和第三连接件136是设置在第二水平面处的第一金属层的一部分，第二连接件134和第四连接件138是设置在第三水平面处的第二金属层的一部分。参照图4A，第一栅极122和第二栅极124被设置在第一水平面L1处，第二连接件134被设置在第三水平面L3处，第一连接件132被设置在第二水平面L2处。例如，第一连接件132可以是“金属1”层，第二连接件134可以是“金属0”层。可选地，第一连接件132可以是“金属2”层，第二连接件134可以是“金属1”层或“金属0”层。
另外，在本发明构思的这个示例中，第一栅极122或第二栅极124可以电连接到第二连接件134。例如，第一栅极122或第二栅极124的上表面和第二连接件134的下表面可以彼此接触以形成电连接。可选地，用于形成电连接的导电材料可以被设置在第一栅极122或第二栅极124的上表面和第二连接件134的下表面之间。
如在此所使用的第一水平面L1、第二水平面L2和第三水平面L3表示从基底到布局元件(例如，第一栅极122、第二栅极124、第二连接件134、第一连接件132等)的相对距离。这里，用于限定从布局元件到基底的距离的参考点可以是布局元件在其厚度方向上(即，在垂直方向上)的中心点。即，具体的布局元件的中心点可以与它的“水平面”一致。例如，再次参照图4A，从设置在第一水平面L1处的第一栅极122或第二栅极124的中心点到基底的距离可以小于从设置在第三水平面L3处的第二连接件134的中心点到基底的距离，从设置在第三水平面L3处的第二连接件134的中心点到基底的距离可以小于从设置在第二水平面L2处的第一连接件132的中心点到基底的距离。
在图4B中所示的本发明构思的示例中，设置在第三水平面L3处的第二连接件134的下表面与设置在第一水平面L1处的第一栅极122或第二栅极124的上表面接触。即，从基底到设置在第三水平面L3处的第二连接件134的下表面的距离可以与从基底到设置在第一水平面L1的第一栅极122或第二栅极124的上表面的距离相等。这种设置在第一水平面L1处的第一栅极122或第二栅极124和设置在第三水平面L3处的第二连接件134之间的关系(即，接触)可以与设置在第三水平面L3处的第二连接件134和设置在第二水平面L2处的第一连接件132之间的关系相同。
第二晶体管MN2的输入端子和第五晶体管MN6的输入端子可以通过第一栅极122的一部分(例如，第一栅极122的第一叠置部123)来连接，第四晶体管MN4的输入端子和第七晶体管MN8的输入端子可以通过第二栅极124的部分(例如，第二栅极124的第二叠置部125)来连接。
上面参照图1描述的布局***1的布局模块40可以设计如下的半导体装置的布局。
例如，布局模块40可以将第一电源轨102沿第一方向延伸布局在基底上，将第二电源轨104布局成在垂直于第一方向的第二方向上与第一电源轨102隔开地沿第一方向延伸、将第三电源轨106布局成在第二方向上与第二电源轨104隔开地沿第一方向延伸布局。
随后，布局模块40可以限定位于第一电源轨102和第二电源轨104之间的第一有源区112和第二有源区114。第一有源区112可以邻近于第一电源轨102，第二有源区114可以邻近于第二电源轨104。此外，布局模块40可以限定位于第二电源轨104和第三电源轨106之间的第三有源区116和第四有源区118。第三有源区116可以邻近于第二电源轨104，第四有源区118可以邻近于第三电源轨106。
随后，布局模块40可以将第一栅极122布局成沿第二方向与第一有源区至第四有源区112、114、116和118交叉，并且将第二栅极124以与第一栅极122隔开的方式沿第二方向布局。
布局模块40可以利用第一栅极122和第一有源区至第四有源区112、114、116和118来布局第一晶体管MP2、第二晶体管MN2、第五晶体管MN6和第六晶体管MP6的位置。第一晶体管MP2和第二晶体管MN2可以设置在第一电源轨102和第二电源轨104之间，第五晶体管MN6和第六晶体管MP6可以设置在第二电源轨104和第三电源轨106之间。布局模块40可以利用第二栅极124和第一有源区至第四有源区112、114、116和118来布局第三晶体管MP4、第四晶体管MN4、第七晶体管MN8和第八晶体管MP8。第三晶体管MP4和第四晶体管MN4可以设置在第一电源轨102和第二电源轨104之间，第七晶体管MN8和第八晶体管MP8可以设置在第二电源轨104和第三电源轨106之间。
随后，布局模块40设计第一晶体管MP2的输入端子和第四晶体管MN4的输入端子之间以及第五晶体管MN6的输入端子和第八晶体管MP8的输入端子之间的连接，即，设计由设置在距基底第一高度处的第一金属层构成的轨迹(trace)。此外，布局模块40设计第二晶体管MN2的输入端子和第三晶体管MP4的输入端子之间以及第六晶体管MP6的输入端子和第七晶体管MN8的输入端子之间的连接，即，设计由设置在距离基底比第一高度低的第二高度处的第二金属层构成的轨迹。
图3B和图3C示出根据发明构思布局并制造的半导体装置的其它示例。
参照图3B，对于设置在第二区域II中的第三连接件136的形状而言，示出的示例与图3A的示例不同。具体地讲，在图3A的示例中，第三连接件136的一部分以与第二栅极124竖直地并列(即，沿着第二栅极124)的方式纵向延伸，而在图3B的示例中，第三连接件136的一部分以与第一栅极122竖直地并列(即，沿着第一栅极122)的方式纵向延伸。
参照图3C，示出的示例与图3A的示例的不同在于：在第二区域II中，第三连接件136将设置在第二栅极124上的第七晶体管MN8的输入端子与设置在第一栅极122上的第六晶体管MP6的输入端子连接；以及在第二区域II中，第四连接件138将设置在第一栅极122上的第五晶体管MN6的输入端子与设置在第二栅极124上的第八晶体管MP8的输入端子连接。
图5是根据本发明构思的半导体装置的另一示例的布局图。
参照图5，示出的示例与图3A的示例的不同在于：第一电源轨102和第三电源轨106对应于VSS轨，第二电源轨104对应于VDD轨。换言之，在先前的图3A的示例中，第一区域I和第二区域II共享VSS轨，而在图5中所示的示例中，第一区域I和第二区域II共享VDD轨。
因此，第五晶体管MN6和第七晶体管MN8被设置为邻近于第一电源轨102，第一晶体管MP2、第三晶体管MP4、第六晶体管MP6和第八晶体管MP8被设置为邻近于第二电源轨104，第二晶体管MN2和第四晶体管MN4被设置为邻近于第三电源轨106。
另外，在本示例中，第六晶体管MP6的输入端子和第一晶体管MP2的输入端子通过第一栅极122的一部分(例如，第一栅极122的叠置部123)来连接，第八晶体管MP8的输入端子和第三晶体管MP4的输入端子通过第二栅极124的一部分(例如，第二栅极124的叠置部125)来连接。
图6示出根据本发明构思的半导体装置的其它示例的布局。图7A和图7B是均沿图6的线M-M截取的示例中的不同变形的示例的剖视图。
图6和图7A的示例与图3A的示例的不同在于：在第一区域I中，第一连接件132将设置在第一栅极122上的第二晶体管MN2的输入端子和设置在第二栅极124上的第三晶体管MP4的输入端子连接；以及在第一区域I中，第二连接件134将设置在第一栅极122上的第一晶体管MP2的输入端子和设置在第二栅极124上的第四晶体管MN4的输入端子连接。同样的，在第二区域II中，第三连接件136将设置在第一栅极122上的第六晶体管MP6的输入端子和设置在第二栅极124上的第七晶体管MN8的输入端子连接；以及在第二区域II中，第四连接件138将设置在第一栅极122上的第五晶体管MN6的输入端子和设置在第二栅极124上的第八晶体管MP8的输入端子连接。
另外，在此示例中，第一连接件132和第三连接件136被设置在相对于装置的基底比第一水平面高的第二水平面处，第二连接件134和第四连接件138被设置在相对于基底高于第一水平面并且低于第二水平面的第三水平面处。
第一连接件132和第三连接件136可以构成设置在第二水平面处的第一金属层，第二连接件134和第四连接件138可以构成设置在第三水平面处的第二金属层。参照图7A，第一栅极122和第二栅极124被设置在第一水平面L1处，第二连接件134被设置在第三水平面L3处，第一连接件132被设置在第二水平面L2处。例如，第一连接件132可以是“金属1”层，第二连接件134可以是“金属0”层。可选地，第一连接件132可以是“金属2”层，第二连接件134可以是“金属1”或“金属0”层。
此外，第一栅极122或第二栅极124可以电连接到第二连接件134。例如，第一栅极122或第二栅极124的上表面和第二连接件134的下表面可以彼此接触以形成电连接。可选地，形成电连接的导电材料可以被设置在第一栅极122或第二栅极124的上表面和第二连接件134的下表面之间。
仍参照图7A，从设置在第一水平面L1处的第一栅极122或第二栅极124的中心点到基底的距离可以小于从设置在第三水平面L3处的第二连接件134的中心点到基底的距离，从设置在第三水平面L3处的第二连接件134的中心点到基底的距离可以小于从设置在第二水平面L2处的第一连接件132的中心点到基底的距离。
在图7B中所示的半导体装置的变形中，设置在第三水平面L3处的第二连接件134的下表面与设置在第一水平面L1处的第一栅极122或第二栅极124的上表面接触。即，从基底到设置在第三水平面L3处的第二连接件134的下表面的距离可以与从基底到设置在第一水平面L1的第一栅极122或第二栅极124的上表面的距离相等。设置在第一水平面L1处的第一栅极122或第二栅极124和设置在第三水平面L3处的第二连接件134之间的关系(即，接触)可以与设置在第三水平面L3处的第二连接件134和设置在第二水平面L2处的第一连接件132之间的关系相同。
图8示出根据本发明构思的半导体装置的另一示例的布局。
参照图8，示出的示例与图6的示例的不同在于：第一电源轨102和第三电源轨106对应于VSS轨，第二电源轨104对应于VDD轨。换言之，虽然在先前的图6的示例中，第一区域I和第二区域II共享VSS轨，但是在图8中所示的示例中，第一区域I和第二区域II共享VDD轨。
因此，第五晶体管MN6和第七晶体管MN8被设置为邻近于第一电源轨102，第一晶体管MP2、第三晶体管MP4、第六晶体管MP6和第八晶体管MP8被设置为邻近于第二电源轨104，第二晶体管MN2和第四晶体管MN4被设置为邻近于第三电源轨106。
另外，在本示例中，第六晶体管MP6的输入端子和第一晶体管MP2的输入端子通过第一栅极122的一部分(例如，通过第一栅极122的叠置部123)来连接，第八晶体管MP8的输入端子和第三晶体管MP4的输入端子通过第二栅极124的一部分(例如，通过第二栅极124的叠置部125)来连接。
图9示出根据本发明构思的半导体装置的又一示例的布局。
参照图9，示出的示例与图3A的示例的不同在于：根据示出的示例的半导体装置还包括第四电源轨108以与第三电源轨106一起限定第三区域III。因此，第一栅极122包括两个第一叠置部123a和123b，第二栅极124包括两个第二叠置部125a和125b。在第三区域III中，第九晶体管MP10和第十晶体管MN10由第一栅极122构成，第十一晶体管MP12和第十二晶体管MN12由第二栅极124构成。
另外，在示出的示例中，半导体装置的第一晶体管MP2、第四晶体管MN4、第六晶体管MP6、第七晶体管MN8、第九晶体管MP10和第十二晶体管MN12共享第一输入信号A，第二晶体管MN2、第三晶体管MP4、第五晶体管MN6、第八晶体管MP8、第十晶体管MN10和第十一晶体管MP12共享第二输入信号B。
因此，第一晶体管MP2的输入端子和第四晶体管MN4的输入端子、第五晶体管MN6的输入端子和第八晶体管MP8的输入端子以及第九晶体管MP10的输入端子和第十二晶体管MN12的输入端子可以通过第一金属层(例如，“金属1”层)来连接。此外，第二晶体管MN2的输入端子和第三晶体管MP4的输入端子、第六晶体管MP6的输入端子和第七晶体管MN8的输入端子以及第十晶体管MN10的输入端子和第十一晶体管MP12的输入端子可以通过第二金属层(例如，“金属0”层)来连接。
如先前示例中，第一电源轨至第四电源轨102、104、106和108中的每个可以是VDD轨或者VSS轨二者之一。因此，晶体管是N型还是P型可以取决于所述轨(第一电源轨至第四电源轨102、104、106和108)是VDD轨还是VSS轨。
此外，示出的根据发明构思的半导体装置的示例包括第一区域I至第三区域III，但是本发明构思不限于仅具有三个这样区域的半导体装置，而是包括具有布局了超过四个或更多个区域的类似元件的装置。
图10示出根据本发明构思的半导体装置的布局的又一示例。
参照图10，示出的示例与图3A的示例不同在于：第一栅极122的第一叠置部127包括与第一栅极122的其它部分不同的材料，第二栅极124的第二叠置部129包括与第二栅极124的其它部分不同的材料。例如，第一栅极122可以是多晶硅栅极，在这种情况下，第一叠置部127可以是金属而第一栅极122的其余部分可以是多晶硅。相反地，第一栅极122可以是金属栅极，在这种情况下，第一叠置部127是多晶硅而第一栅极122的其余部分可以是金属。
根据上述参照图3A至图10的本发明构思的示例，可以使共享同一输入信号的每个半导体电路的面积最小化。此外，作为共享同一输入信号的每个半导体电路的面积减小的结果，因寄生电容和寄生电阻的减小，使得功耗最小化。即，根据发明构思的一方面，可以提供具有相对小的面积和消耗相对少量功率的半导体装置。
以上所述的本发明构思的示例可以作为标准单元库存储于计算机可读记录介质(诸如，存储器30)中并且用在半导体电路的设计中。即，标准单元库可以包括如通过图3A至图10所示例的在本发明的范围内的布局。计算机可读记录介质的示例包括：磁介质(诸如硬盘、软盘和磁带)、光介质(诸如CD_ROM和DVD)、磁光介质(诸如软光盘)以及硬件(诸如ROM、RAM和闪存)。
图11至图13示出可以具有根据本发明构思的半导体装置的电子装置的示例。
图11示出平板个人计算机(平板PC)1200，图12示出笔记本计算机1300，图13示出智能电话1400。平板PC 1200、笔记本计算机1300和智能电话1400中的每个可以具有至少一个根据本发明构思布局并制造的半导体装置。
然而，如在此描述的，根据本发明构思的半导体装置还可以应用于除图11至图13中所示的电子产品之外的各种集成电路(IC)装置。例如，本发明构思可以应用于桌上型计算机、超便携PC(UMPC)、工作站、上网本计算机、PDA、无线电话、移动电话、电子书、便携式多媒体播放器(PMP)、移动游戏主机、导航装置、黑匣子、数字相机、三维电视机、数字录音机、数字音频播放器、数字图片记录器、数字图片播放器、数字录像机、数字视频播放器等。
最后，发明构思的示例已经在上文中进行了详细的描述。然而，发明构思可以以许多不同方式付诸实施，并且不应被解释为受限于以上所述的示例。相反，描述这些示例使得本公开是彻底的和完整的，并且将向本领域技术人员充分地传达发明构思。因此，发明构思的实际精神和范围不被以上描述的示例限定而由权利要求所限定。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，具有设置在穿过基底沿第一方向延伸的轴的一侧的第一区域和基底的设置在所述轴的另一侧的第二区域；
第一栅极，沿垂直于第一方向的第二方向延伸穿过第一区域和第二区域，并且设置在装置中的相对于基底的第一水平面处；
第二栅极，以在第一方向上与第一栅极隔开的方式沿第二方向延伸穿过第一区域和第二区域，并且设置在装置中的第一水平面处；
第一连接件，在第一区域中将由第一栅极构成的第一晶体管的输入端子和由第二栅极构成的第四晶体管的输入端子电连接，并且设置在相对于基底高于第一水平面的第二水平面处；
第二连接件，在第一区域中将由第一栅极构成的第二晶体管的输入端子和由第二栅极构成的第三晶体管的输入端子电连接，并且设置在相对于基底高于第一水平面且低于第二水平面的第三水平面处；
第三连接件，设置在装置中的第二水平面处；以及
第四连接件，设置在装置中的第三水平面处，
其中，第二晶体管的输入端子和第五晶体管的输入端子分别由第一栅极的一部分来构成，第四晶体管的输入端子和第七晶体管的输入端子分别由第二栅极的一部分来构成。
2.如权利要求1所述的半导体装置，其中，第一连接件和第三连接件是导电材料的第一图案，第二连接件和第四连接件是导电材料的第二图案，导电材料的第一图案的在与基底的上表面垂直的垂直方向上的中心位于第二水平面处，以及导电材料的第二图案的在所述垂直方向上的中心位于第三水平面处。
3.如权利要求1所述的半导体装置，其中，在平面图中看时，第一连接件与第二连接件交叉，第三连接件与第四连接件交叉。
4.如权利要求1所述的半导体装置，还包括沿第一方向纵向延伸的电源轨，其中，在平面图中看时，第一栅极和第二栅极与电源轨呈直角交叉。
5.如权利要求4所述的半导体装置，其中，第一栅极包括与电源轨叠置的第一叠置部，第二晶体管的输入端子和第五晶体管的输入端子由第一叠置部构成。
6.如权利要求4所述的半导体装置，其中，第二栅极包括与电源轨叠置的第二叠置部，第四晶体管的输入端子和第七晶体管的输入端子由第二叠置部构成。
7.如权利要求4所述的半导体装置，其中，第二晶体管、第四晶体管、第五晶体管和第七晶体管被设置为邻近于电源轨。
8.如权利要求4所述的半导体装置，其中，电源轨是接地电压轨，第一晶体管、第三晶体管、第六晶体管和第八晶体管为P型晶体管，第二晶体管、第四晶体管、第五晶体管和第七晶体管为N型晶体管。
9.如权利要求4所述的半导体装置，其中，电源轨是供电电压轨，第一晶体管、第三晶体管、第六晶体管和第八晶体管为N型晶体管，第二晶体管、第四晶体管、第五晶体管和第七晶体管为P型晶体管。
10.如权利要求1所述的半导体装置，其中，第三连接件将第五晶体管的输入端子与第八晶体管的输入端子电连接，第四连接件将第六晶体管的输入端子与第七晶体管的输入端子电连接，或者
第三连接件将第六晶体管的输入端子和第七晶体管的输入端子电连接，第四连接件将第五晶体管的输入端子和第八晶体管的输入端子电连接。
11.一种半导体装置，所述半导体装置包括：
基底；
电源轨，沿第一方向在基底上纵向延伸以使基底具有设置在电源轨的一侧的第一区域和设置在电源轨的另一侧的第二区域；
第一栅极，沿垂直于第一方向的第二方向延伸穿过第一区域和第二区域，并且具有与电源轨叠置的第一叠置部；
第二栅极，以在第一方向上与第一栅极隔开的方式沿第二方向延伸穿过第一区域和第二区域，并且具有与电源轨叠置的第二叠置部，
其中，装置的第一晶体管设置在第一栅极在第一区域中延伸的位置处，装置的第四晶体管设置在第二栅极在第一区域中延伸的位置处，装置的第七晶体管设置在第二栅极在第二区域中延伸的位置处，装置的第六晶体管设置在第一栅极在第二区域中延伸的位置处，
第一晶体管、第四晶体管、第七晶体管和第六晶体管由相同的第一输入信号来门控，
装置的第二晶体管设置在第一栅极在第一区域中延伸的位置处，装置的第三晶体管设置在第二栅极在第一区域中延伸的位置处，装置的第五晶体管设置在第一栅极在第二区域中延伸的位置处，装置的第八晶体管设置在第二栅极在第二区域中延伸的位置处，
第二晶体管、第三晶体管、第五晶体管和第八晶体管由相同的第二输入信号来门控；
第一金属层，包括在第一区域中将第一晶体管的输入端子和第四晶体管的输入端子电连接的连接件及在第二区域中将第五晶体管的输入端子和第八晶体管的输入端子电连接的连接件；以及
第二金属层，包括在第一区域中将第二晶体管的输入端子和第三晶体管的输入端子电连接的连接件及在第二区域中将第六晶体管的输入端子和第七晶体管的输入端子电连接的连接件，
其中，第一金属层和第二金属层设置在装置中的彼此不同的水平面处，
第二晶体管的输入端子和第五晶体管的输入端子通过第一叠置部电连接，以及
第四晶体管的输入端子和第七晶体管的输入端子通过第二叠置部电连接。
12.如权利要求11所述的半导体装置，其中，第二金属层设置在装置中相对于基底比设置有第一金属层的水平面低的水平面处。
13.如权利要求12所述的半导体装置，其中，第一叠置部和第二叠置部设置在装置中相对于基底比设置有第二金属层的水平面低的水平面处。
14.如权利要求11所述的半导体装置，其中，在平面图中看时，设置在第一区域中的第一金属层的连接件和设置在第一区域中的第二金属层的连接件彼此交叉。
15.如权利要求11所述的半导体装置，其中，在平面图中看时，设置在第二区域中的第一金属层的连接件和设置在第二区域中的第二金属层的连接件彼此交叉。
16.如权利要求11所述的半导体装置，其中，第二晶体管、第四晶体管、第五晶体管和第七晶体管被设置为邻近于电源轨。
17.一种半导体装置，所述半导体装置包括：
基底；
栅极线，在第一方向上彼此分隔开，并且均沿与第一方向垂直的第二方向在基底上纵向延伸；
第一金属层，设置在基底上并且包括第一组不连续的导电连接件；
第二金属层，设置在基底上与第一金属层不同的水平面处并且包括第二组不连续的导电连接件，
其中，装置具有沿第二方向并排设置的多个单元，
每个单元由以下构成：基底的在第二方向上彼此隔开的有源区；在有源区上纵向延伸的栅极线中的第一栅极线和第二栅极线；第一对晶体管，分别位于第一栅极线在有源区上延伸的位置处，并且第一栅极线在单元中为第一对晶体管提供输入端子；第二对晶体管，分别位于第二栅极线在有源区上延伸的位置处，并且第二栅极线在单元中为第二对晶体管提供输入端子；第一金属层的连接件中的一个连接件以及第二金属层的连接件中的一个连接件，
在单元中，第一金属层的连接件中的所述一个连接件与第一栅极线和第二栅极线叠置并且将所述第一对晶体管中的一个晶体管的输入端子电连接到第二对晶体管中的一个晶体管的输入端子，并且
在单元中，第二金属层的连接件中的所述一个连接件与第一栅极线和第二栅极线叠置并且将所述第一对晶体管中的另一晶体管的输入端子电连接到所述第二对晶体管中的另一晶体管的输入端子。
18.如权利要求17所述的半导体装置，其中，第一金属层的导电连接件在平面图中看时均是L形形状的，第二金属层的导电连接件在平面图中看时均是杆状的。
19.如权利要求17所述的半导体装置，还包括均以在第二方向上隔开的方式在基底上沿第一方向纵向延伸的多条轨，
其中，每个单元被置于所述多条轨中的在第二方向上相邻的轨之间，
所述多条轨中的在每个单元的相对的侧面上的所述相邻的轨分别包括接地电压轨和供电电压轨，
在平面图中看时，第一栅极和第二栅极中的每个与所述多条轨中的所述相邻的轨呈直角交叉，
第一金属层和第二金属层中的一个的导电连接件电连接到接地电压轨和供电电压轨中的一条，并且
第一金属层和第二金属层中的另一个的导电连接件电连接到接地电压轨和供电电压轨中的另一条。
20.如权利要求17所述的半导体装置，其中，每个单元的第一对晶体管均为p型晶体管和n型晶体管中的一种，每个单元的第二对晶体管均为p型晶体管和n型晶体管中的另一种。
CN201610112520.0A 2015-03-12 2016-02-29 半导体装置 Active CN105977252B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20150034357 2015-03-12
KR10-2015-0034357 2015-03-12
KR10-2015-0057968 2015-04-24
KR1020150057968A KR102223970B1 (ko) 2015-03-12 2015-04-24 반도체 장치, 레이아웃 시스템 및 스탠다드 셀 라이브러리

Publications (2)

Publication Number Publication Date
CN105977252A true CN105977252A (zh) 2016-09-28
CN105977252B CN105977252B (zh) 2019-11-01

Family

ID=56801266

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610112520.0A Active CN105977252B (zh) 2015-03-12 2016-02-29 半导体装置

Country Status (3)

Country Link
US (1) US9780082B2 (zh)
CN (1) CN105977252B (zh)
DE (1) DE102016103820B4 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878415A (zh) * 2017-05-12 2018-11-23 展讯通信（上海）有限公司 模拟输入/输出单元的版图设计方法
CN112018112A (zh) * 2019-05-29 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体单元结构及其形成方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9793211B2 (en) 2015-10-20 2017-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Dual power structure with connection pins
US10380315B2 (en) 2016-09-15 2019-08-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of forming an integrated circuit
US10929588B2 (en) 2018-02-13 2021-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout, structure, system, and methods
US11562953B2 (en) * 2018-10-23 2023-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Cell having stacked pick-up region
US11342341B2 (en) 2019-12-31 2022-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit layout, method, structure, and system
US11710743B2 (en) 2020-09-18 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit
US11943939B2 (en) * 2021-01-04 2024-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020140001A1 (en) * 2001-03-30 2002-10-03 Fujitsu Limited Fundamental cell, semiconductor integrated circuit device, wiring method and wiring apparatus
US20120132963A1 (en) * 2010-11-26 2012-05-31 STMicroelectronics STM Standard cell for integrated circuit
CN103928007A (zh) * 2014-04-21 2014-07-16 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7345511B2 (en) 2002-08-29 2008-03-18 Technion Research & Development Foundation Ltd. Logic circuit and method of logic circuit design
JP4637512B2 (ja) 2003-11-13 2011-02-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP2005341284A (ja) 2004-05-27 2005-12-08 Sanyo Electric Co Ltd フリップフロップ回路
KR100604904B1 (ko) 2004-10-02 2006-07-28 삼성전자주식회사 스캔 입력을 갖는 플립 플롭 회로
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7465970B2 (en) 2006-05-10 2008-12-16 Faraday Technology Corp. Common pass gate layout of a D flip flop
US7649395B2 (en) 2007-05-15 2010-01-19 Ati Technologies Ulc Scan flip-flop with internal latency for scan input
KR101394145B1 (ko) 2008-02-26 2014-05-16 삼성전자주식회사 스탠다드 셀 라이브러리 및 집적 회로
US7919792B2 (en) * 2008-12-18 2011-04-05 Taiwan Semiconductor Manufacturing Company, Ltd. Standard cell architecture and methods with variable design rules
JP5552775B2 (ja) 2009-08-28 2014-07-16 ソニー株式会社 半導体集積回路
KR101691568B1 (ko) 2009-12-11 2016-12-30 삼성전자주식회사 플립-플롭 회로
WO2012070821A2 (ko) 2010-11-22 2012-05-31 한양대학교 산학협력단 플립플롭 회로의 레이아웃 라이브러리
US8612914B2 (en) 2011-03-23 2013-12-17 Synopsys, Inc. Pin routing in standard cells
US8455354B2 (en) 2011-04-06 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Layouts of POLY cut openings overlapping active regions
CN104079290B (zh) 2013-03-25 2018-10-19 恩智浦美国有限公司 具有电阻性多晶路由的触发器电路
KR101540380B1 (ko) 2013-09-26 2015-07-30 삼성중공업 주식회사 헬리데크의 유지보수장치
KR102316529B1 (ko) 2013-11-18 2021-10-25 김시용 합성수지 거푸집용 폼패널 어셈블리
US9378320B2 (en) * 2014-06-23 2016-06-28 Synopsys, Inc. Array with intercell conductors including nanowires or 2D material strips
US9984191B2 (en) * 2014-08-29 2018-05-29 Taiwan Semiconductor Manufacturing Company Cell layout and structure

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020140001A1 (en) * 2001-03-30 2002-10-03 Fujitsu Limited Fundamental cell, semiconductor integrated circuit device, wiring method and wiring apparatus
US20120132963A1 (en) * 2010-11-26 2012-05-31 STMicroelectronics STM Standard cell for integrated circuit
CN103928007A (zh) * 2014-04-21 2014-07-16 深圳市华星光电技术有限公司 一种用于液晶显示的goa电路及液晶显示装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108878415A (zh) * 2017-05-12 2018-11-23 展讯通信（上海）有限公司 模拟输入/输出单元的版图设计方法
CN112018112A (zh) * 2019-05-29 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体单元结构及其形成方法

Also Published As

Publication number Publication date
DE102016103820A1 (de) 2016-09-15
CN105977252B (zh) 2019-11-01
US20160268243A1 (en) 2016-09-15
US9780082B2 (en) 2017-10-03
DE102016103820B4 (de) 2023-03-30

Similar Documents

Publication Publication Date Title
CN105977252A (zh) 半导体装置
US10290653B2 (en) Integrated circuit layout structure
CN106170863B (zh) 包含具有邻近于源极边缘的源极触点的存储器阵列的设备
TWI550777B (zh) 靜態隨機存取記憶體單元以及靜態隨機存取記憶體單元陣列
US8063414B2 (en) Compact standard cell
US10325900B2 (en) Integrated circuit and method of fabricating the same
US20150035070A1 (en) Method and layout of an integrated circuit
CN103915112A (zh) 双端口sram连接结构
US9035389B2 (en) Layout schemes for cascade MOS transistors
US9098668B2 (en) Layout of an integrated circuit
CN105824482A (zh) 一种阵列基板、显示面板及显示装置
TW580767B (en) Semiconductor memory device
CN206040637U (zh) 3d双栅极goi测试结构
TW201707146A (zh) 半導體裝置、布局系統以及標準單元庫
WO2021075353A1 (ja) 半導体集積回路装置
US20180261539A1 (en) Assemblies Having Shield Lines of an Upper Wiring Layer Electrically Coupled with Shield Lines of a Lower Wiring Layer
CN103956332B (zh) 用于提升走线资源的集成电路结构及方法
CN206178742U (zh) 一种显示面板及显示装置
US11398257B2 (en) Header layout design including backside power rail
US8362523B2 (en) Integrated circuit devices having high density logic circuits therein powered using multiple supply voltages
KR101383106B1 (ko) 더블 패터닝 기술을 기반한 모스 메탈 병합 커패시터 소자
US20230410851A1 (en) Header layout design including backside power rail
US20230178537A1 (en) Semiconductor structure of hybrid cell array
CN104701321A (zh) 具有存储器阵列的集成电路及其操作方法
CN117709283A (zh) 版图的布局方法、装置和集成电路版图结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant