CN105938356A - Dcs***中控制模块的硬件冗余及运算节奏同步*** - Google Patents
Dcs***中控制模块的硬件冗余及运算节奏同步*** Download PDFInfo
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Abstract
本发明涉及控制***领域,提供了一种DCS***中控制模块的硬件冗余及运算节奏同步***,包括互为冗余的主控制模块和至少一个辅控制模块,还包括基于FPGA的硬件冗余控制底座、I/O模块、电源模块及总线网络;所述硬件冗余控制底座内设有公共硬件冗余逻辑切换电路和专用高速对等冗余通讯通道;所述电源模块为冗余配置的大功率电源组件,用于给***供电;所述总线网络采用现场总线,包括双重冗余配置的通讯介质、交换设备及网络适配器,用于主/辅控制模块与外部控制设备之间的信息交互。本发明结合FPGA的特点和优势设计了冗余控制模件,通过增加备份控制模件来实现***冗余,减少***的故障时间,维持***的正常工作,提高整个***的可靠性。
Description
技术领域
本发明涉及控制***领域,具体涉及一种DCS***中控制模块的硬件冗余及运算节奏同步***。
背景技术
随着过程控制、机器人***、航空航天测试与控制***、工业自动化等控制领域的快速发展,提高***稳定性、可靠性、有效性、持续性、可用性是维护整个领域持续有效发展的基础,实现***的冗余技术是利用硬件或软件冗余提高***可靠性、安全性的一种有效手段和重要保证。基于现场可编程门阵列的***具有设计和开发周期短、设计成本和风险低、集成度高、维护和升级方便、可靠性高等特点,同时FPGA所具有的并行运算能力和可重构性使其在解决诸如直线插补运算、高速加工、可重构性等问题中显示出了独特的优势,其作为嵌入式处理器,在嵌入式***设计领域已占据越来越重要的地方。
发明内容
本发明解决的技术问题在于提供一种DCS***中控制模块的硬件冗余及运算节奏同步***,基于FPGA实现控制***的硬件及软件冗余,提高***可靠性和安全性。
为了实现上述目的,本发明采用了如下技术方案:
DCS***中控制模块的硬件冗余及运算节奏同步***,用于集散控制***中,包括互为冗余的主控制模块和至少一个辅控制模块,还包括基于FPGA的硬件冗余控制底座、I/O模块、电源模块及总线网络;
所述硬件冗余控制底座内设有公共硬件冗余逻辑切换电路和专用高速对等冗余通讯通道,所述公共硬件冗余逻辑切换电路用于主辅控制模块间的硬件冗余表决,所述专用高速对等冗余通讯通道用于主/辅控制模块之间的实时数据同步与运算节奏同步,以及I/O模块与主/辅控制模块之间的信息传递;
所述电源模块为冗余配置的大功率电源组件,用于给***供电;
所述总线网络采用现场总线,包括双重冗余配置的通讯介质、交换设备及网络适配器,用于主/辅控制模块与外部控制设备之间的信息交互。
进一步的,所述公共硬件冗余逻辑切换电路包括若干用于实现组合逻辑功能及时序逻辑功能的基本逻辑单元模块,所述基本逻辑单元模块采用小型查找表实现组合逻辑,每个查找表连接一个D触发器输入端,所述D触发器用于驱动其它逻辑电路或I/O模块,所述基本逻辑单元模块之间采用金属连线互相连接或连接到I/O模块。
进一步的,所述I/O模块包括支持冗余配置的模拟量输入、数字量输入、模拟量输出、数字量输出各模块,并内置输入表决算法、输出表决算法、输入/输出自检和故障报告机制。
进一步的,所述主/辅控制模块、硬件冗余控制底座、I/O模块及电源模块上设有状态指示灯,所述指示灯用于指示运行、故障、网络信息,以及快速确定故障点。
本发明结合FPGA的特点和优势设计了硬冗余控制模块,通过增加备份控制模块来实现***冗余。本发明的***在工作时,具有相同型号的主/辅控制模块,内部运行相同的***,相同的控制算法解释引擎,以及相同的控制策略算法,都插在同一个硬件冗余控制底座上。采用热备冗余,通过使用并联且功能相同的控制模块,数据在任何一个控制模块之间同步,只要有一个控制模块处于正常运行状态,整个***就能够保证正常运行,一主多辅协调工作;实现了数据同步和主从切换的目的,在主/辅控制模块中算法运算节奏同步的基础上,以硬件冗余的方式完成发生故障时主/辅控制模块的迅速无扰切换,从而极大地提高了整个控制***的可靠性和安全性。
附图说明
图1为本发明的***冗余机制设计总览流程示意图;
图2为本发明的***中基于FPGA的表决机制;
图3为本发明的***中基于FPGA表决机制的故障判断过程。
具体实施方式
为了进一步理解本发明,下面结合实施例对本发明优选实施方案进行描述,但是应当理解,这些描述只是为进一步说明本发明的特征和优点,而不是对本发明权利要求的限制。
本发明提供了一种用于集散控制***中的DCS***中控制模块的硬件冗余及运算节奏同步***,包括互为冗余的主控制模块和至少一个辅控制模块,以及与之匹配的基于FPGA的硬件冗余控制底座、I/O模块、电源模块和总线网络。
其中,硬件冗余控制底座内设有公共硬件冗余逻辑切换电路和专用高速对等冗余通讯通道,公共硬件冗余逻辑切换电路用于主辅控制模块间的硬件冗余表决,专用高速对等冗余通讯通道用于主/辅控制模块之间的实时数据同步与运算节奏同步,以及I/O模块与主/辅控制模块之间的信息传递。
优选的,用于给***供电的电源模块为冗余配置的大功率电源组件,总线网络采用现场总线,包括双重冗余配置的通讯介质、交换设备及网络适配器,用于主/辅控制模块与外部控制设备之间的信息交互。
更具体的,公共硬件冗余逻辑切换电路包括若干用于实现组合逻辑功能及时序逻辑功能的基本逻辑单元模块,采用小型查找表实现组合逻辑,每个查找表连接一个D触发器输入端, D触发器用于驱动其它逻辑电路或I/O模块;基本逻辑单元模块之间采用金属连线互相连接或连接到I/O模块。
I/O模块包括支持冗余配置的模拟量输入、数字量输入、模拟量输出、数字量输出各模块,并内置输入表决算法、输出表决算法、输入/输出自检和故障报告机制。
下面作结合实施例及具体工作方式对本发明的***作进一步说明。
如图1所示,在本发明的一个实施例中,给出了整个冗余设计的总览图。A、B、C是三个从低地址到高地址,地址连续的,具有相同型号的控制模块,它们都插在同一个基于FPGA的硬件冗余控制底座上。控制模块和硬件冗余控制底座之间通过专用高速对等冗余通讯通道来传输数据信息,底座以状态信息(RunStatus)的形式分别接收来自A、B、C控制模块的不同信息,以图2的过程进行硬件表决,综合图3的故障判断做出合理的判断,采取决策,以工作状态指示(RunCmd)的形式发送指令,命名哪一块控制模块作为主控哪些作为辅控。FGPA每毫秒进行一次数据交互,状态信息和工作状态指示都是以一个字节8位的形式来传递数据。整个主辅控制模块的切换过程完全由FPGA来决定,完全不需要用户编程,在冗余切换的实现上由热备控制模块来完成,保证了在最高优先级任务逻辑控制下的无扰切换,切换时间极短,同时保证了控制运算数据的完备性,实现了真正意义上的硬件表决。
图2给出了基于FPGA的硬件冗余控制底座中的表决机制,通过该表决机制实现了算法运算节奏同步和主辅控制模块的无扰切换,其主要过程为:
1)控制***正常工作时,主控制模块处于正常工作状态,完成信息的接收和发送,此时,辅控制模块处于等待状态,只采集数据和保持通讯连接而不发送数据;
2)当故障发生时,查看工作站中的控制算法是否在执行过程中:如果算法并未执行,则辅控制模块自动切换成主控制模块,继续数据的处理,实现无扰切换;如果算法正在执行过程中,则继续进行判断,是否达到控制算法运行的一个最小周期,达到则直接进行主辅控制模块切换,若尚未达到,为了控制算法能够完整执行一遍,就进行等待,一直到完成一个最小周期的运算后再进行主辅控制模块切换,此过程中的等待阶段,保护了正在执行中的控制算法数据不丢失,很好的保证了整个***的完整性和完备性。
图3给出了上述表决机制的故障判断过程。硬件冗余控制底座接收来自所有冗余配置的控制模块的状态信息,根据图3给出的故障判断流程进行判断,采集决策,决定此控制模块作为主控还是辅控输出。具体过程为:
1)判断控制算法是否发生故障,发生故障则直接判定此控制模块作为辅控制模块;
2)在控制算法正常的前提下判断***网络A(SNet1)和***网络B(SNet2)是否正常:若两个***网络都故障则直接判定此控制模块作为辅控;若有一个***网络正常运行就认为***网络正常,继续进行下层判断;
3)在***网络正常的前提下进行控制网络A(SNet1)和控制网络B(SNet2)的判断:若两个控制网络都故障则直接判定此控制模块作为辅控;若有一个控制网络正常运行就认为控制网络正常,继续下一步;
4)以上三层判断都通过,则硬件冗余控制底座判断此控制模块作为主控,以图1所示工作状态指示的形式输出此控制模块为主控的命令。当故障判断完成后,显示所有控制模块都正常工作时,则以低地址的控制模块作为主控制模块。
作为进一步的改进,***中所有模块和网络通道上均设有状态指示灯,用于指示运行、故障、网络信息,以及快速确定故障点。下表1给出了一个具体的实施方式:
表1 控制模块指示灯在不同工作状态下的表象
LED指示灯 | PWR | RUN | COM |
意义 | 24VDC | 运行 | 通讯 |
颜色 | 黄绿 | 黄绿/橙红 | 黄绿 |
状态1-灭 | 故障(无直流输入) | 故障 | 故障 |
状态2-常量 | 正常 | 故障 | 故障 |
状态3-秒闪 | 故障 | 正常 | -- |
状态4-快闪 | -- | -- | 正常 |
如表1所示,***面板提供了丰富的自诊断和运行状态信息指示,当主控制模块出现故障时便于通知用户查看和维护。主控制模块正常工作时,24VDC输入指示灯呈现黄绿色常亮状态,运行指示灯黄绿色秒闪,通讯指示灯黄绿色快闪;辅控制模块正常工作时,24VDC输入指示灯呈现黄绿色常亮状态,运行指示灯橙红色秒闪,通讯指示灯黄绿色快闪。
以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出,对于本技术领域的普通技术人员来说,在不脱离本发明原理的前提下,还可以对本发明进行若干改进和修饰,这些改进和修饰也落入本发明权利要求的保护范围内。
Claims (4)
1.DCS***中控制模块的硬件冗余及运算节奏同步***,用于集散控制***中,包括互为冗余的主控制模块和至少一个辅控制模块,其特征在于:
还包括基于FPGA的硬件冗余控制底座、I/O模块、电源模块及总线网络;
所述硬件冗余控制底座内设有公共硬件冗余逻辑切换电路和专用高速对等冗余通讯通道,所述公共硬件冗余逻辑切换电路用于主辅控制模块间的硬件冗余表决,所述专用高速对等冗余通讯通道用于主/辅控制模块之间的实时数据同步与运算节奏同步,以及I/O模块与主/辅控制模块之间的信息传递;
所述电源模块为冗余配置的大功率电源组件,用于给***供电;
所述总线网络采用现场总线,包括双重冗余配置的通讯介质、交换设备及网络适配器,用于主/辅控制模块与外部控制设备之间的信息交互。
2.如权利要求1所述的DCS***中控制模块的硬件冗余及运算节奏同步***,其特征在于:所述公共硬件冗余逻辑切换电路包括若干用于实现组合逻辑功能及时序逻辑功能的基本逻辑单元模块,所述基本逻辑单元模块采用小型查找表实现组合逻辑,每个查找表连接一个D触发器输入端,所述D触发器用于驱动其它逻辑电路或I/O模块,所述基本逻辑单元模块之间采用金属连线互相连接或连接到I/O模块。
3.如权利要求1所述的DCS***中控制模块的硬件冗余及运算节奏同步***,其特征在于:所述I/O模块包括支持冗余配置的模拟量输入、数字量输入、模拟量输出、数字量输出各模块,并内置输入表决算法、输出表决算法、输入/输出自检和故障报告机制。
4.如权利要求1-3任一项所述的DCS***中控制模块的硬件冗余及运算节奏同步***,其特征在于:所述主/辅控制模块、硬件冗余控制底座、I/O模块及电源模块上设有状态指示灯,所述指示灯用于指示运行、故障、网络信息,以及快速确定故障点。
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP02 | Change in the address of a patent holder |
Address after: No.6, Lingang Road, Renhe street, Yuhang District, Hangzhou City, Zhejiang Province Patentee after: HANGZHOU UWNTEK AUTOMATION SYSTEM Co.,Ltd. Address before: 310051, room 8, floor 33, Xincheng Road, Binjiang District, Zhejiang, Hangzhou 807, China Patentee before: HANGZHOU UWNTEK AUTOMATION SYSTEM Co.,Ltd. |
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CP02 | Change in the address of a patent holder |