CN105931660A - 一种数据拓扑转换器及转换方法及动态存储器 - Google Patents

一种数据拓扑转换器及转换方法及动态存储器 Download PDF

Info

Publication number
CN105931660A
CN105931660A CN201610340278.2A CN201610340278A CN105931660A CN 105931660 A CN105931660 A CN 105931660A CN 201610340278 A CN201610340278 A CN 201610340278A CN 105931660 A CN105931660 A CN 105931660A
Authority
CN
China
Prior art keywords
topology
row
data
unit
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610340278.2A
Other languages
English (en)
Inventor
亚历山大
黎美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xian Unilc Semiconductors Co Ltd
Original Assignee
Xian Unilc Semiconductors Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xian Unilc Semiconductors Co Ltd filed Critical Xian Unilc Semiconductors Co Ltd
Priority to CN201610340278.2A priority Critical patent/CN105931660A/zh
Publication of CN105931660A publication Critical patent/CN105931660A/zh
Pending legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C7/00Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells

Landscapes

  • Dram (AREA)

Abstract

本发明涉及一种数据拓扑转换器及转换方法及动态存储器,包括运算单元和存储单元,运算单元包括统计单元和转换单元:统计单元用于将数据拓扑划分成L个m*n的数据阵列单元,按照数据阵列单元统计每列中的0、1的数量生成列的统计顺序,并将0、1数量不相等的列发送给转换单元,将0、1数量相等的列直接写入并产生对应的拓扑转换标志位0,发送给存储单元;转换单元将接收到的写入列转换成0、1数量一致的列后写入,并生成拓扑转换标志位1发送给存储单元;其中m*n的数据阵列单元包含m列,每列包含n位;本发明的数据拓扑转换器通过改变0、1数量的不均衡,为动态存储器的工作降低不对称阵列噪声,从而降低存储阵列失效几率。

Description

一种数据拓扑转换器及转换方法及动态存储器
技术领域
本发明涉及一种数据拓扑转换器及基于该转换器的动态存储器。
背景技术
不同的数据拓扑会触发存储单元不同的漏电通路,而对于开放式位线结构的动态存储器,结构引起的不对称阵列噪声成为了主要漏电通路。图1的数据拓扑表示了一种最坏情况,该少数存储单元不仅有存储单元间的漏电通路,还有由于噪声引起的衬底电压抬起而产生的耦合漏电。
发明内容
为了解决现有的动态存储器存在漏电通路和耦合漏电的技术问题,本发明的一个目的是提供一种数据拓扑转换器,用于均衡数据拓扑中的0/1数量。本发明的另一个目的是提供一种动态存储器,基于数据拓扑转换器的一种动态存储器,由于数据拓扑转换改善不对称阵列噪声而引起漏电失效,而且能够降低耦合效应,是一种时序和存储电荷能力优化的存储器。
本发明的技术解决方案:1、一种数据拓扑转换器,其特征在于:包括运算单元和存储单元,所述运算单元包括统计单元和转换单元:
写过程中:
所述统计单元用于将数据拓扑划分成L个m*n的数据阵列单元,按照数据阵列单元统计每列中的0、1的数量生成列的统计顺序,并将0、1数量不相等的列发送给转换单元,将0、1数量相等的列直接写入并产生对应的拓扑转换标志位0,发送给存储单元;所述转换单元将接收到的写入列转换成0、1数量一致的列后写入,并生成拓扑转换标志位1发送给存储单元;其中m*n的数据阵列单元包含m列,每列包含n位;
所述存储单元用于存储拓扑转换标志位和各个数据阵列单元的统计顺序;
读过程中:
所述转换单元接收读出数据拓扑,并根据存储单元中存储的拓扑转换标志位判断是否转换,将拓扑转换标志位为0的列直接读出,发送给统计单元,将拓扑转换标志位为1的列进行反运算后读出,发送给统计单元,统计单元在接收到m列时,按照存储单元中存储的列的统计顺序,组成数据阵列单元,读出数据阵列单元。
上述m*n的数据阵列单元为8*8数据阵列单元。
一种数据拓扑转换方法,其特殊之处在于,包括以下步骤:
写过程:
1)将数据拓划分成L个m*n的数据阵列单元,数据阵列单元包括m列,每列包含n位信息;
2)按照数据阵列单元统计每列中的0、1的数量生成列的统计顺序,并将0、1数量不相等的列发送给转换单元,将0、1数量相等的列直接写入并产生对应的拓扑转换标志位0,发送给存储单元;
3)将0、1数量不相等的列转换成0、1数量一致后写入,并生成拓扑转换标志位1发送给存储单元;
读过程:
1)接收读出数据拓扑,并根据拓扑转换标志位判断是否转换:
将拓扑转换标志位为0的列直接读出,发送给统计单元;
将拓扑转换标志位为1的列进行反运算后读出,发送给统计单元;
2)统计单元在接收到m列时,按照存储单元中存储的列的统计顺序,组成数据阵列单元,读出数据阵列单元。
上述m*n的数据阵列单元为8*8数据阵列单元。
一种动态存储器,其特殊之处在于:包括存储阵列和数据拓扑转换器,所述数据拓扑转换器位于存储阵列的写通路和读通路上,所述数据拓扑转换器包括运算单元和存储单元,所述运算单元包括统计单元和转换单元:
写过程中:
所述统计单元用于将通过写通路写入存储阵列的数据拓扑划分成L个m*n的数据阵列单元,按照数据阵列单元统计每列中的0、1的数量生成列的统计顺序,并将0、1数量不相等的列发送给转换单元,将0、1数量相等的列直接写入存储阵列并产生对应的拓扑转换标志位0,发送给存储单元;所述转换单元将接收到的写入列转换成0、1数量一致的列后写入存储阵列,并生成拓扑转换标志位1发送给存储单元;
所述存储单元用于存储拓扑转换标志位和各个数据阵列单元的统计顺序;
读过程中:
所述转换单元接收读出数据拓扑,并根据存储单元中存储的拓扑转换标志位判断是否转换,将拓扑转换标志位为0的列直接转发给给统计单元,将拓扑转换标志位为1的列进行反运算后发送给统计单元;所述统计单元在接收到m列时,按照存储单元中存储的列的统计顺序,组成数据阵列单元,通过读通道读出。
本发明所具有效果:
1、本发明的数据拓扑转换器通过改变0、1数量的不均衡,为动态存储器的工作降低不对称阵列噪声,从而降低存储阵列失效几率。
2、本发明的数据拓扑转换器就是通过一定的运算方法和电路结构来均衡字线上0/1数量,从而降低衬底电压上的噪声,减小漏电通路。
3、本发明的动态存储器,采用数据拓扑转换器,降低噪声,减小漏电,是一种时序和存储电荷能力优化的存储器。
附图说明
图1为现有的存储器示意图。
图2为本发明动态存储器的结构示意图。
图3为采用本发明数据拓扑转换器后,字线为0、1分布示意图。
图4为本发明的一种动态存储器。
其中附图标记为:1-存储阵列单元,2-拓扑转换标志位,3-统计顺序
具体实施方式
如图2所示,数据拓扑转换器包含两部分:运算单元和存储单元。运算单元完成数据拓扑转换的算法,存储单元为新增的存储器阵列,它将包含写入数据阵列数据拓扑转换信息。
写过程中:
运算单元包括统计单元和转换单元:统计单元用于将数据拓扑划分成L个m*n的数据阵列单元,按照数据阵列单元统计每列中的0、1的数量生成列的统计顺序,并将0、1数量不相等的列发送给转换单元,将0、1数量相等的列直接写入并产生对应的拓扑转换标志位0,发送给存储单元;所述转换单元将接收到的写入列的0、1数量转换成一致后写入,并生成拓扑转换标志位1发送给存储单元;存储单元用于存储拓扑转换标志位和各个数据阵列单元的统计顺序。
读过程中:
转换单元接收读出数据拓扑,并根据存储单元中存储的拓扑转换标志位判断是否转换,将拓扑转换标志位为0的列直接读出,发送给统计单元,将拓扑转换标志位为1的列进行反运算后读出,发送给统计单元,统计单元在接收到m列时,按照存储单元中存储的列的统计顺序,组成数据阵列单元,读出数据阵列单元。
图3为采用本发明数据拓扑转换器后,字线为0、1分布示意图;经过拓扑转换器后的数据拓扑的0、1分布是对称的。
以图4中,64位数据拓扑为例,划分成1个1存储阵列单元1,它包含8列,每列包含8位数据。每列将产生1位数据拓扑转换标志位2,另外需要1位信息用于区分数据列顺序3,因此共有9位信息需要存储在数据拓扑转换器的存储单元中。
根据工艺特性和阵列结构,数据拓扑转换器的算法可以多种多样。一种转换算法是数据转换以列为单位进行,使阵列中存储的0和1的个数尽量相同,并产生相应的拓扑转换标志位。拓扑转换标志位为1代表数据拓扑经过了转换运算,0代表数据拓扑未经过转换运算。例如可以通过统计0和1的个数差来判断是否要进行逻辑运算(与,或,异或等):
0000 0000->1010 1010,数据转换标志位为1;
1010 1010->1010 1010,数据转换标志位为0;
1111 0000->10101010,数据转换标志位为1;
数据拓扑转换器不仅能够明显改善由于不对称阵列噪声而引起漏电失效,而且能够降低耦合效应,进而优化存储器时序和存储电荷的能力。

Claims (5)

1.一种数据拓扑转换器,其特征在于:包括运算单元和存储单元,所述运算单元包括统计单元和转换单元:
写过程中:
所述统计单元用于将数据拓扑划分成L个m*n的数据阵列单元,按照数据阵列单元统计每列中的0、1的数量生成列的统计顺序,并将0、1数量不相等的列发送给转换单元,将0、1数量相等的列直接写入并产生对应的拓扑转换标志位0,发送给存储单元;所述转换单元将接收到的写入列转换成0、1数量一致的列后写入,并生成拓扑转换标志位1发送给存储单元;其中m*n的数据阵列单元包含m列,每列包含n位;
所述存储单元用于存储拓扑转换标志位和各个数据阵列单元的统计顺序;
读过程中:
所述转换单元接收读出数据拓扑,并根据存储单元中存储的拓扑转换标志位判断是否转换,将拓扑转换标志位为0的列直接读出,发送给统计单元,将拓扑转换标志位为1的列进行反运算后读出,发送给统计单元,统计单元在接收到m列时,按照存储单元中存储的列的统计顺序,组成数据阵列单元,读出数据阵列单元。
2.根据权利要求1所述的数据拓扑转换器,其特征在于:所述m*n的数据阵列单元为8*8数据阵列单元。
3.一种数据拓扑转换方法,其特征在于,包括以下步骤:
写过程:
1)将数据拓划分成L个m*n的数据阵列单元,数据阵列单元包括m列,每列包含n位信息;
2)按照数据阵列单元统计每列中的0、1的数量生成列的统计顺序,并将0、1数量不相等的列发送给转换单元,将0、1数量相等的列直接写入并产生对应的拓扑转换标志位0,发送给存储单元;
3)将0、1数量不相等的列转换成0、1数量一致后写入,并生成拓扑转换标志位1发送给存储单元;
读过程:
1)接收读出数据拓扑,并根据拓扑转换标志位判断是否转换:
将拓扑转换标志位为0的列直接读出,发送给统计单元;
将拓扑转换标志位为1的列进行反运算后读出,发送给统计单元;
2)统计单元在接收到m列时,按照存储单元中存储的列的统计顺序,组成数据阵列单元,读出数据阵列单元。
4.根据权利要求3所述的数据拓扑转换方法,其特征在于:所述m*n的数据阵列单元为8*8数据阵列单元。
5.一种动态存储器,其特征在于:包括存储阵列和数据拓扑转换器,所述数据拓扑转换器位于存储阵列的写通路和读通路上,所述数据拓扑转换器包括运算单元和存储单元,所述运算单元包括统计单元和转换单元:
写过程中:
所述统计单元用于将通过写通路写入存储阵列的数据拓扑划分成L个m*n的数据阵列单元,按照数据阵列单元统计每列中的0、1的数量生成列的统计顺序,并将0、1数量不相等的列发送给转换单元,将0、1数量相等的列直接写入存储阵列并产生对应的拓扑转换标志位0,发送给存储单元;所述转换单元将接收到的写入列转换成0、1数量一致的列后写入存储阵列,并生成拓扑转换标志位1发送给存储单元;
所述存储单元用于存储拓扑转换标志位和各个数据阵列单元的统计顺序;
读过程中:
所述转换单元接收读出数据拓扑,并根据存储单元中存储的拓扑转换标志位判断是否转换,将拓扑转换标志位为0的列直接转发给给统计单元,将拓扑转换标志位为1的列进行反运算后发送给统计单元;所述统计单元在接收到m列时,按照存储单元中存储的列的统计顺序,组成数据阵列单元,通过读通道读出。
CN201610340278.2A 2016-05-20 2016-05-20 一种数据拓扑转换器及转换方法及动态存储器 Pending CN105931660A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610340278.2A CN105931660A (zh) 2016-05-20 2016-05-20 一种数据拓扑转换器及转换方法及动态存储器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610340278.2A CN105931660A (zh) 2016-05-20 2016-05-20 一种数据拓扑转换器及转换方法及动态存储器

Publications (1)

Publication Number Publication Date
CN105931660A true CN105931660A (zh) 2016-09-07

Family

ID=56840852

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610340278.2A Pending CN105931660A (zh) 2016-05-20 2016-05-20 一种数据拓扑转换器及转换方法及动态存储器

Country Status (1)

Country Link
CN (1) CN105931660A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112242162A (zh) * 2019-07-18 2021-01-19 清华大学 基于列数据分割的低功耗可重构sram结构及数据存取方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265259A (en) * 1989-07-05 1993-11-23 Fujitsu Limited Blocks and bits sequence reversing device using barrel shift
US5499210A (en) * 1994-03-16 1996-03-12 Motorola, Inc. Low power consumption semiconductor memory
CN1213833A (zh) * 1997-10-01 1999-04-14 日本电气株式会社 一种半导体存储器
CN102918601A (zh) * 2010-06-28 2013-02-06 国际商业机器公司 存储的单元/页/子页/块的损耗均衡

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265259A (en) * 1989-07-05 1993-11-23 Fujitsu Limited Blocks and bits sequence reversing device using barrel shift
US5499210A (en) * 1994-03-16 1996-03-12 Motorola, Inc. Low power consumption semiconductor memory
CN1213833A (zh) * 1997-10-01 1999-04-14 日本电气株式会社 一种半导体存储器
CN102918601A (zh) * 2010-06-28 2013-02-06 国际商业机器公司 存储的单元/页/子页/块的损耗均衡

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112242162A (zh) * 2019-07-18 2021-01-19 清华大学 基于列数据分割的低功耗可重构sram结构及数据存取方法
CN112242162B (zh) * 2019-07-18 2023-06-20 清华大学 基于列数据分割的低功耗可重构sram结构及数据存取方法

Similar Documents

Publication Publication Date Title
CN104078082B (zh) 用于测试存储器件的电路和方法
CN109491596B (zh) 一种降低电荷捕获型3d闪存中数据保存错误率的方法
CN105335105B (zh) 一种适用于fpga的qdr iv超高速存储控制器
CN110058839A (zh) 一种基于静态随机存储器内存内减法的电路结构
CN101236774A (zh) 单端口存储器实现多端口存储功能的装置和方法
CN110176264A (zh) 一种基于内存内计算的高低位合并电路结构
CN109712665A (zh) 存储器及存储器的功能测试方法
CN101656097B (zh) 应用于半导体存储器的灵敏放大器电路及其工作方法
CN103370746A (zh) 存储器及编程存储器的方法
CN102332288B (zh) 存储器电路及应用所述存储器电路读取数据的方法
CN106067318B (zh) 利用碳纳米场效应晶体管实现的三值静态随机存储单元
CN103337258B (zh) 一种覆盖静态和动态故障的存储器测试方法
CN105931660A (zh) 一种数据拓扑转换器及转换方法及动态存储器
TW200641906A (en) Method and apparatus for low voltage write in a static random access memory
CN107527639A (zh) 存储器读取电路及其读取方法
US8806155B2 (en) Methods and apparatus for designating or using data status indicators
CN104992723A (zh) 一种高可靠sram编译器控制电路
CN102332295B (zh) 存储器电路及应用所述存储器电路读取数据的方法
CN105373348A (zh) 一种混合内存的硬件实现***及方法
CN105448329A (zh) 静态随机存储器及其数据写入方法、输入输出电路
US9122570B2 (en) Data pattern generation for I/O training and characterization
CN100414647C (zh) 一种对flash内部单元进行测试的方法
CN105740090B (zh) 一种优化的相变存储器体系结构
CN114649051B (zh) 存储器测试方法、设备及***
TW201318001A (zh) 雙埠記憶體及其製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20160907

RJ01 Rejection of invention patent application after publication