CN105448329A - 静态随机存储器及其数据写入方法、输入输出电路 - Google Patents

Abstract

一种静态随机存储器及其数据写入方法、输入输出电路，所述方法包括：检测到某一根选通信号线被选中，所述选通信号线区分写入和读出；根据被选中的选通信号线，选中与其对应的位线；被选中的位线分别连接控制电路连接线正向和控制电路连接线反向；根据待写入数据改变所述控制电路连接线正向或控制电路连接线反向的电压；通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压；经由所述被选中的位线，将所述灵敏放大器输出的数据写入至存储单元阵列中的目标存储单元。本发明在写入和读出过程中电路中各元器件的复用率更高，从而写入和读出可以采用同一电路来实现，减小了输入输出电路的空间占用。

Description

静态随机存储器及其数据写入方法、输入输出电路

技术领域

本发明涉及集成电路技术领域，特别是涉及一种静态随机存储器及其数据写入方法、输入输出电路。

背景技术

随机存储器(RandomAccessMemory，RAM)可以分为静态随机存储器(StaticRandomAccessMemory，SRAM)和动态随机存储器(DynamicRandomAccessMemory，DRAM)。其中，静态随机存储器只要保持通电就可以保存其内部存储的数据，无需进行周期性的更新，且写入和读出速度均比动态随机存储器快得多。但它的集成度较低，每一个动态随机存储器的存储单元仅需一个晶体管和一个小电容，而每一个静态随机存储器的存储单元则需要二到十个晶体管(主流是六个或八个)外加一些相关电路。因此，在容量相同的情况下，静态随机存储器通常会比动态随机存储器占用更多的空间。如何减小静态随机存储器的空间占用一直是存储器乃至集成电路领域的一个难题。

如图1所示，静态随机存储器包括存储单元阵列、地址译码器、全局控制电路以及一个或多个输入输出(input/output，IO)电路。

在静态随机存储器中，排成矩阵形式的存储单元阵列周围是其与外部信号的接口电路，包括相互垂直的字线和位线，以图1为例，水平方向的连线为字线，竖直方向的连线为位线，每一根字线与每一对逻辑互补的位线的交叉处指向存储单元阵列中的一个存储单元。每个输入输出电路所管控的存储单元阵列中的每一个存储单元均对应于一组地址，而每一组地址可以对应一个或多个存储单元(取决于该静态随机存储器中输入输出电路的数量)。

一个静态随机存储器中可以包括多组并行的输入输出电路，每一组输入输出电路管控存储单元阵列的一部分，其管控的容量由字线数量与该输入输出电路的复用路数决定。以图1为例，包括8条并行的字线(WL0至WL7)，每一组输入输出电路管控4对逻辑互补的位线(即复用路数是4)，则每一组输入输出电路管控的容量为32比特位(bit)。

现有技术中，输入输出电路通常包括三部分：多路复用器、写入控制电路和读出控制电路。三部分的主要功能如下：

受管控的多路复用器，用于选择和切断存储单元阵列中的逻辑互补的位线到写入控制电路/读出控制电路的连接，决定了应当对存储单元阵列中的哪一列存储单元进行写入/读出操作；

写入控制电路，用于管控数据输入端(Data-in，DI)，并提供驱动将数据写入到存储单元阵列；

读出控制电路，主要包括灵敏放大器，用于将逻辑互补的位线的电压差放大并输出数据。

如图2所示，为现有技术中静态随机存储器的输入输出电路的主流设计架构。图中各端***义如下：

YSL——选通信号逻辑低位，YSH——选通信号逻辑高位，

BLL/BLBL——位线逻辑低位，BLH/BLBH——位线逻辑高位，

WBL/WBLB——写入电路连接线，RBL/RBLB——读出电路连接线，

DI——数据输入端，DO——数据输出端，

PRCH——预充电信号，IN_EN——输入使能信号，

WEN——写使能信号，SA_EN——灵敏放大器使能信号。

需要说明的是，位线逻辑低位BLL/BLBL与位线逻辑高位BLH/BLBH之间可以包含多对逻辑互补的位线，位线与每一根字线配合对应于存储单元阵列中的一个存储单元，位线的对数取决于多路复用器的复用路数(同时也等于该输入输出电路的复用路数)，例如对于图1中所采用的四路复用器(MUX4)，则包含4对逻辑互补的位线，对于八路复用器(MUX8)，则包含8对逻辑互补的位线，对于十六路复用器(MUX16)，则包含16对逻辑互补的位线，以此类推。

相应地，选通信号逻辑低位YSL与选通信号逻辑高位YSH之间也可以包含多根选通信号线，且每一根选通信号线对应于一对逻辑互补的位线。

其中：

多路复用器通过选通信号逻辑低位YSL至选通信号逻辑高位YSH中的一根，从位线逻辑低位BLL/BLBL至位线逻辑高位BLH/BLBH中选中一对逻辑互补的位线，连接到写入电路连接线WBL/WBLB，或者是读出电路连接线RBL/RBLB；

在写周期中，写使能有效，从数据输入端DI接收待写入数据，并将其写入至写入电路连接线WBL/WBLB，写入电路连接线WBL/WBLB中的一根线的电压改变，通过多路复用器，使得一对逻辑互补的位线中的一根位线的电压也随之改变，并最终翻转存储单元阵列中被选中的存储单元，从而实现写操作；

在读周期中，与目标存储单元对应的一对逻辑互补的位线被选中，并与读出电路连接线RBL/RBLB相连，目标存储单元所存储的逻辑0或逻辑1会使得读出电路连接线RBL/RBLB中的一根线的电压改变，灵敏放大器使能信号SA_EN有效，将读出电路连接线两根线之间的电压差放大，并最终将数据通过数据输出端DO输出。

在上述静态随机存储器的输入输出电路架构中，输入输出电路的写入控制电路和读出控制电路是独立的两部分。并且该输入输出电路实现写入功能的原理，和实现读出功能的原理是截然不同的，尤其是在读周期中灵敏放大器输出的信号直接通过数据输出端输出，而在写周期中则并非将灵敏放大器输出的信号直接送到位线实现写入，甚至在写入控制电路中根本就不包括灵敏放大器。如前所述，由于该输入输出电路实现写入功能的原理，和实现读出功能的原理是截然不同的，因此，也就难以将写入控制电路和读出控制电路融合为一个整体。

此外，将静态随机存储器的结构对应到版图上，从图1中可以看出，输入输出电路在宽度上会受到存储单元阵列本身尺寸的限制。具体地，为了避免占用周边的输入输出电路的布线空间，因此，输入输出电路在宽度上不能超过其管控的存储单元阵列的宽度。

具体到输入输出电路中的各组成部分，如前所述，现有技术中输入输出电路通常包括：多路复用器、写入控制电路和读出控制电路三部分。其中，多路复用器的宽度会随着其复用路数的变化而变化，具体地，多路复用器的复用路数越多，则其管控的存储单元阵列也越宽，反之亦然。也就是说，多路复用器的宽度会与其所管控的存储单元阵列的宽度同步增加、同步减少。因此，上述宽度上的限制对于多路复用器而言是比较容易满足的。

但是，写入控制电路和读出控制电路的尺寸并不会随着复用路数的变化而变化。无论该输入输出电路的复用路数是多少，无论其管控的存储单元阵列的宽度是多少，写入控制电路和读出控制电路的尺寸并不会有明显变化。

基于上述原因，对于复用路数较少的输入输出电路而言，例如复用路数是2甚至是1时，只有两个存储单元甚至是只有一个存储单元的宽度来容纳写入控制电路和读出控制电路。此时，为了避免占用周边的输入输出电路的布线空间，只能被迫增加电路的高度，最终导致整个静态随机存储器的高度增加。

发明内容

本发明解决的技术问题是：如何将现有技术中输入输出电路的写入控制电路和读出控制电路的功能通过同一电路来实现。

为了解决上述问题，本发明实施例提供一种静态随机存储器数据写入方法，包括：

检测到某一根选通信号线被选中，所述选通信号线对应于一对逻辑互补的位线，所述选通信号线区分写入和读出；

根据被选中的选通信号线，选中与其对应的位线；

被选中的位线分别连接控制电路连接线正向和控制电路连接线反向；

从数据输入端接收待写入数据，并根据所述待写入数据改变所述控制电路连接线正向或控制电路连接线反向的电压；

通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压；

经由所述被选中的位线，将所述灵敏放大器输出的数据写入至存储单元阵列中的目标存储单元。

可选的，所述选通信号线区分写入和读出具体是：用于写入的选通信号线通过一个NMOS晶体管与所述位线相连，且用于读出的选通信号线通过一个PMOS晶体管与所述位线相连。

可选的，所述灵敏放大器受灵敏放大器使能信号管控，所述灵敏放大器使能信号通过一个反相器与灵敏放大器反向使能信号相连；在所述根据所述待写入数据改变所述控制电路连接线正向或控制电路连接线反向的电压之后，灵敏放大器反向使能信号输出的信号经过反相器取反之后，使得所述灵敏放大器使能信号有效，所述灵敏放大器开始工作。

可选的，所述灵敏放大器使能信号在高电平时有效，且所述灵敏放大器反向使能信号在低电平时有效，或者是所述灵敏放大器使能信号在低电平时有效，且所述灵敏放大器反向使能信号在高电平时有效。

可选的，在所述被选中的位线分别连接控制电路连接线正向和控制电路连接线反向之前，受预充电信号和灵敏放大器反向使能信号管控，关断对控制电路连接线正向和控制电路连接线反向的预充电。

可选的，地址译码器根据其接收到的地址，来选中某一根选通信号线。

可选的，所述数据输入端受输入使能信号管控，在所述被选中的位线分别连接控制电路连接线正向和控制电路连接线反向之后，所述输入使能信号有效，并从数据输入端接收待写入数据。

为了解决上述技术问题，本发明实施例还提供一种静态随机存储器的输入输出电路，包括：多路复用器和写入读出控制器；其中，

所述多路复用器通过一对或多对逻辑互补的位线连接其管控的存储单元阵列中的存储单元，每一对所述位线分别连接与其对应的选通信号线，所述选通信号线区分写入和读出；

所述写入读出控制器包括灵敏放大器、数据输入端和数据输出端；所述数据输入端连接控制电路连接线正向和控制电路连接线反向；所述灵敏放大器用于将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压；

所述多路复用器与所述写入读出控制器之间通过控制电路连接线正向和控制电路连接线反向相连。

可选的，所述选通信号线区分写入和读出具体是：用于写入的选通信号线通过一个NMOS晶体管与所述位线相连，且用于读出的选通信号线通过一个PMOS晶体管与所述位线相连。

可选的，所述灵敏放大器受灵敏放大器使能信号管控，所述灵敏放大器使能信号通过一个反相器与灵敏放大器反向使能信号相连；所述灵敏放大器使能信号在高电平时有效，且所述灵敏放大器反向使能信号在低电平时有效，或者是所述灵敏放大器使能信号在低电平时有效，且所述灵敏放大器反向使能信号在高电平时有效。

可选的，所述写入读出控制单元还包括：用于对所述控制电路连接线正向和控制电路连接线反向进行预充电的预充电单元，所述预充电单元受预充电信号和灵敏放大器反向使能信号管控。

可选的，所述选通信号线连接地址译码器。

可选的，所述数据输入端受输入使能信号管控，当所述输入使能信号有效时，从数据接收端接收待写入数据。

为了解决上述技术问题，本发明实施例还提供一种静态随机存储器，包括：存储单元阵列和地址译码器，还包括上述输入输出电路。

与现有技术相比，本发明的技术方案具有以下有益效果：

本发明在写周期中，先将数据写入至控制电路连接线正向和控制电路连接线反向，而后通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压，最终由灵敏放大器的输出来完成写入或读出，使得写入和读出过程中电路中各元器件的复用率更高，从而写入和读出可以采用同一电路来实现，减小了输入输出电路的空间占用。

进一步地，对应到版图上，尤其是对于复用路数较少的输入输出电路而言，能够有效避免其因宽度不够而被迫增大电路高度。

进一步地，写周期中不再需要现有技术中的写使能信号，灵敏放大器的输出信号直接写入目标存储单元，而数据输入端则由输入使能信号管控，即通过输入使能信号的复用省去了写使能信号，从而进一步减小了电路的空间占用。

进一步地，用于写入的选通信号线通过一个NMOS晶体管与所述位线相连，且用于读出的选通信号线通过一个PMOS晶体管与所述位线相连，从而实现了通过选通信号线来区分写入和读出。

进一步地，所述灵敏放大器使能信号通过一个反相器与灵敏放大器反向使能信号相连，加强了对灵敏放大器的驱动能力，并实现了灵敏放大器在写入和读出过程中的复用。

附图说明

图1是静态随机存储器结构框图；

图2是现有技术中静态随机存储器的输入输出电路结构框图；

图3是本发明实施例中静态随机存储器的输入输出电路结构框图；

图4是本发明实施例中静态随机存储器数据写入方法流程图；

图5是本发明实施例中静态随机存储器的输入输出电路的电路结构图；

图6是本发明实施例中静态随机存储器数据读出方法流程图；

图7是本发明实施例中静态随机存储器的输入输出电路在写周期和读周期中的信号波形图；

图8是本发明实施例中静态随机存储器的输入输出电路另一实施方式的电路结构图。

具体实施方式

根据背景技术部分的分析可知，现有技术中静态随机存储器的输入输出电路中，写入控制电路和读出控制电路是独立的两部分。并且该输入输出电路实现写入功能的原理，和实现读出功能的原理是截然不同的。因此，也就难以将写入控制电路和读出控制电路融合为一个整体。

由于写入控制电路和读出控制电路的尺寸并不会随着该静态随机存储器复用路数的变化而变化，因此，对于复用路数较少的输入输出电路而言，对应到版图上，只有两个存储单元甚至是只有一个存储单元的宽度来容纳写入控制电路和读出控制电路。此时，为了避免占用周边的输入输出电路的布线空间，只能被迫增加电路的高度，最终导致整个静态随机存储器的高度增加。

针对现有技术的上述缺陷，发明人对静态随机存储器的输入输出电路的结构及其数据写入方法进行了改进，使得写入控制电路和读出控制电路的功能可以采用同一电路来完成。同时也显著减小了写入控制电路和读出控制电路所占用的空间，尤其是在宽度上不容易超出其管控的存储单元阵列的宽度。

为使本领域技术人员更好地理解和实现本发明，以下参照附图，通过具体实施例进行详细说明。

如下所述，本发明实施例提供一种静态随机存储器数据写入方法。

首先，该数据写入方法的实现，需要由多路复用器来协助区分写入和读出。

参照图3所示的静态随机存储器的输入输出电路结构框图，图中各端***义如下：

YSRL——选通信号逻辑低位读出，

YSRH——选通信号逻辑高位读出，

YSWL——选通信号逻辑低位写入，

YSWH——选通信号逻辑高位写入，

BLL/BLBL——位线逻辑低位，BLH/BLBH——位线逻辑高位，

DL——控制电路连接线正向，DLB——控制电路连接线反向，

DI——数据输入端，DO——数据输出端，

PRCH——预充电信号，IN_EN——输入使能信号，SA_EN——灵敏放大器使能信号。

需要说明的是，位线逻辑低位BLL/BLBL与位线逻辑高位BLH/BLBH之间可以包含多对逻辑互补的位线，选通信号逻辑低位读出YSRL与选通信号逻辑高位读出YSRH之间可以包括多根选通信号线，选通信号逻辑低位写入YSWL与选通信号逻辑高位写入YSWH之间可以包括多根选通信号线。

由图3可以看出，本实施例中的多路复用器在选通信号上区分了写入和读出。由此，选通信号不仅仅决定了应当对存储单元阵列中的哪一列存储单元进行写入/读出操作，同时还起到了协助区分写入和读出的作用。

在具体实施中，如图5所示，用于写入的选通信号线通过一个NMOS晶体管与位线相连，而用于读出的选通信号线则通过一个PMOS晶体管与位线相连，从而实现上述协助区分写入和读出的功能。

可以理解的是，本发明并不仅仅局限于上述实施例，若用于写入的选通信号线通过一个PMOS晶体管与位线相连，而用于读出的选通信号线通过一个NMOS晶体管与位线相连，同样可以实现区分写入和读出。

参照图4所示的静态随机存储器数据写入方法流程图，以下通过具体步骤进行详细说明：

S401，检测到某一根选通信号线被选中。

通常可以由地址译码器根据中央处理器(CentralProcessingUnit，CPU)输出的地址，来选中某一根选通信号线。

地址译码器还会根据所述地址来选中一根字线。一根字线和一对逻辑互补的位线配合，对应于存储单元阵列中一个或多个存储单元。每个地址对应的存储单元数量取决于该静态随机存储器中有多少组并行的输入输出电路，以图1中4组输入输出电路并行的静态随机存储器为例，一组地址选中一根字线和一对逻辑互补的位线，对应于4个存储单元。

由于本实施例中的选通信号线区分写入和读出。因此，在检测到一根选通信号线被选中后，一方面可以对应于一对逻辑互补的位线，(与字线配合，共同)决定了应当对存储单元阵列中的哪些存储单元进行写入或读出，另一方面也明确了所需执行的操作是写入还是读出。

S402，根据被选中的选通信号线，选中与其对应的位线。

由于每一根选通信号线对应于一对逻辑互补的位线。因此，在步骤S401之后，根据被选中的选通信号线，就可以进而选中与其对应的一对逻辑互补的位线。

S403，关断对控制电路连接线正向和控制电路连接线反向的预充电。

在具体实施中，如图5和图8所示，图中第七PMOS管P7、第八PMOS管P8、第九PMOS管P9这三个PMOS晶体管用于对控制电路连接线正向DL和控制电路连接线反向DLB进行预充电。

上述三个用于对控制电路连接线正向和控制电路连接线反向进行预充电的PMOS晶体管受预充电信号PRCH和灵敏放大器反向使能信号SA_ENB管控。

S404，被选中的位线分别连接控制电路连接线正向和控制电路连接线反向。

在写周期中，选通信号逻辑低位写入YSWL至选通信号逻辑高位写入YSWH中的某一根会在前述步骤S401中被选中，进而在步骤S402中选中位线逻辑低位BLL/BLBL至位线逻辑高位BLL/BLBL中的某一对。

如图5和图7所示，被选中的选通信号写入会有一个逻辑1脉冲，将其与对应的逻辑互补的位线之间的NMOS晶体管打开，使得这对被选中的位线分别与控制电路连接线正向DL和控制电路连接线反向DLB相连。

以被选中选通信号线为选通信号逻辑高位写入YSWH为例，其对应的位线为位线逻辑高位BLH/BLBH，第三NOS管N3和第四NMOS管N4打开，从而位线逻辑高位正向BLH与控制电路连接线正向DL相连，位线逻辑高位反向BLBH与控制电路连接线反向DLB相连。

S405，从数据输入端接收待写入数据，并根据所述待写入数据改变所述控制电路连接线正向或控制电路连接线反向的电压。

如图5和图7所示，在写周期中，输入使能信号有一个逻辑1脉冲，使得第八NMOS管N8和第九NMOS管N9短暂地开启，受其管控的数据输入端DI的电压会使得控制电路连接线正向DL或控制电路连接线反向DLB的电压发生改变，从而实现将待写入数据写入至控制电路连接线正向DL和控制电路连接线反向DLB。

在具体实施中，如图5所示，在接收到待写入数据之后，数据输入端DI的电压会使得控制电路连接线正向DL和控制电路连接线反向DLB中的一根线的电压改变。假设以数据输入端DI作为逻辑0，则数据输入端DI会使得控制电路连接线正向DL和控制电路连接线反向DLB中的一根线的电压被下拉。

需要说明的是，该步骤中，并不需要控制电路连接线正向DL或控制电路连接线反向DLB被下拉到逻辑0，只需要控制电路连接线正向DL和控制电路连接线反向DLB之间的电压差能够保证灵敏放大器工作即可。

S406，通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压。

需要说明的是：极端情况下，如果写入驱动足够强，可能会出现控制电路连接线正向和控制电路连接线反向之间的电压差在未经放大前已经是电源电压的情况，此时，灵敏放大器保持该电压差为电源电压。

如图5所示，典型的灵敏放大器组成结构包括第五PMOS管P5、第六PMOS管P6、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7以及相关的连接线。当然，本发明不限定灵敏放大器的具体组合结构，只要受到灵敏放大器使能信号管控，并且在功能上能够在控制电路连接线正向DL和控制电路连接线反向DLB之间的电压差达到一定阈值后，实现将控制电路连接线正向DL和控制电路连接线反向DLB之间的电压差放大至电源电压即可。

所述灵敏放大器受灵敏放大器使能信号SA_EN管控，所述灵敏放大器SA_EN使能信号通过一个反相器与灵敏放大器反向使能信号SA_ENB相连。

假如所述灵敏放大器使能信号SA_EN在高电平时有效，则所述灵敏放大器反向使能信号SA_ENB在低电平时有效；反之，假如所述灵敏放大器使能信号SA_EN在低电平时有效，则所述灵敏放大器反向使能信号SA_ENB在高电平时有效。

灵敏放大器反向使能信号SA_ENB输出的信号经过反相器取反之后，使得所述灵敏放大器使能信号SA_EN有效，从而打开第七NMOS管N7，所述灵敏放大器开始工作。

可以理解的是，在读周期中同样会用到灵敏放大器(采用灵敏放大器实现数据读取属于现有技术)，因此，上述实施例实现了灵敏放大器在写入和读出过程中的复用。

在具体实施中，灵敏放大器使能信号可以通过一个反相器与灵敏放大器反向使能信号相连，从而加强对灵敏放大器的驱动能力。

S407，经由所述被选中的位线，将所述灵敏放大器输出的数据写入至存储单元阵列中的目标存储单元。

本实施例中，灵敏放大器输出的信号直接送到位线，从而实现数据的写入。

在上述实施例中，输入输出电路实现数据写入的原理与其实现数据读出的原理是类似的。以下简要介绍该输入输出电路实现读出的流程供对照：如图6所示，包括：

S601，检测到某一根选通信号线被选中。

S602，根据被选中的选通信号线，选中与其对应的位线。

S603，关断对控制电路连接线正向和控制电路连接线反向的预充电。

S604，被选中的位线分别连接控制电路连接线正向和控制电路连接线反向。

S605，被选中的存储单元经由位线改变所述控制电路连接线正向或控制电路连接线反向的电压。

S606，通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压。

S607，将所述灵敏放大器输出的数据通过数据输出端输出。

以先写后读为例，假定写周期时选中位线逻辑高位BLH/BLBH，读周期时选中位线逻辑低位BLL/BLBL，则写周期和读周期中的信号波形图如图7所示(其中，CK表示时钟信号)。

可以看到，该输入输出电路在写周期和读周期中，均是先将数据写入至控制电路连接线正向和控制电路连接线反向，而后通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压，最终由灵敏放大器的输出来完成写入或读出。也就是说，其在写周期和读周期中，电路中各元器件的复用率很高，因而两者可以采用同一电路来实现。

而在现有技术中，正如背景技术部分所分析的，现有技术的写入控制电路中根本就不包括灵敏放大器。并且其写入控制电路实现写入功能的原理，和读出控制电路实现读出功能的原理是截然不同的，因而难以通过同一电路来实现。即便是将这两部分电路人为地合并在一起，它们仍然只是各自实现其本身的功能，电路中各元器件的复用率低。

本发明上述实施例通过对静态随机存储器数据写入方法的改进，使得写入和读出可以采用同一电路来实现，电路中各元器件的复用率更高，同时也减小了输入输出电路的空间占用。对应到版图上，尤其是对于复用路数较少的输入输出电路而言，能够有效避免其因宽度不够而被迫增大电路高度。

此外，在上述实施例中，写周期中不再需要现有技术中的写使能信号，灵敏放大器的输出信号直接写入目标存储单元，而数据输入端则由输入使能信号管控，即通过输入使能信号的复用省去了写使能信号，从而进一步减小了电路的空间占用。

如下所述，本发明实施例提供一种静态随机存储器的输入输出电路。

参照图5所示的静态随机存储器的输入输出电路的电路结构图，该输入输出电路包括多路复用器和写入读出控制器。

其中，所述多路复用器通过一对或多对逻辑互补的位线连接其管控的存储单元阵列中的存储单元，每一对所述位线分别连接与其对应的选通信号线，所述选通信号线区分写入和读出；

所述写入读出控制器包括灵敏放大器、数据输入端DI和数据输出端DO；所述数据输入端DI连接控制电路连接线正向DL和控制电路连接线反向DLB；所述灵敏放大器用于将控制电路连接线正向DL和控制电路连接线反向DLB之间的电压差放大至电源电压；

所述多路复用器与所述写入读出控制器之间通过控制电路连接线正向DL和控制电路连接线反向DLB相连。

如图5所示，其中，典型的灵敏放大器组成结构包括第五PMOS管P5、第六PMOS管P6、第五NMOS管N5、第六NMOS管N6、第七NMOS管N7以及相关的连接线。当然，本发明不限定灵敏放大器的具体组合结构，只要受到灵敏放大器使能信号管控，并且在功能上能够在控制电路连接线正向DL和控制电路连接线反向DLB之间的电压差达到一定阈值后，实现将控制电路连接线正向DL和控制电路连接线反向DLB之间的电压差放大至电源电压即可。

通过上述对技术方案的描述可以看出，该输入输出电路在写周期中，先将数据写入至控制电路连接线正向和控制电路连接线反向，而后通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压，最终由灵敏放大器的输出来完成写入或读出，使得写入和读出过程中电路中各元器件的复用率更高，从而写入和读出可以采用同一电路来实现，减小了输入输出电路的空间占用。

对应到版图上，尤其是对于复用路数较少的输入输出电路而言，能够有效避免其因宽度不够而被迫增大电路高度。

同时，写周期中不再需要现有技术中的写使能信号，灵敏放大器的输出信号直接写入目标存储单元，而数据输入端则由输入使能信号管控，即通过输入使能信号的复用省去了写使能信号，从而进一步减小了电路的空间占用。

在具体实施中，所述选通信号线区分写入和读出具体是：用于写入的选通信号线通过一个NMOS晶体管与所述位线相连，且用于读出的选通信号线通过一个PMOS晶体管与所述位线相连，且用于读出的选通信号线通过一个NMOS晶体管与所述位线相连。

通过上述对技术方案的描述可以看出，本实施例中的多路复用器在选通信号上区分了写入和读出。由此，选通信号不仅仅决定了应当对存储单元阵列中的哪一列存储单元进行写入/读出操作，同时还起到了协助区分写入和读出的作用。

在具体实施中，所述灵敏放大器受灵敏放大器使能信号管控，所述灵敏放大器使能信号通过一个反相器与灵敏放大器反向使能信号相连；所述灵敏放大器使能信号在高电平时有效，且所述灵敏放大器反向使能信号在低电平时有效，或者是所述灵敏放大器使能信号在低电平时有效，且所述灵敏放大器反向使能信号在高电平时有效。

上述实施例中将灵敏放大器使能信号通过一个反相器与灵敏放大器反向使能信号相连，可以加强对灵敏放大器的驱动能力。

在具体实施中，所述写入读出控制单元还包括：用于对所述控制电路连接线正向和控制电路连接线反向进行预充电的预充电单元，所述预充电单元受预充电信号和灵敏放大器反向使能信号管控。

在具体实施中，所述选通信号线连接地址译码器。

在具体实施中，所述数据输入端受输入使能信号管控，当所述输入使能信号有效时，从数据接收端接收待写入数据。

如下所述，本发明实施例提供一种静态随机存储器。

所述静态随机存储器包括：存储单元阵列、地址译码器、全局控制电路以及一个或多个输入输出电路。

与现有技术的不同之处在于，该静态随机存储器中的输入输出电路采用如本发明前述实施例中所提供的静态随机存储器的输入输出电路。该静态随机存储器在写周期中，先将数据写入至控制电路连接线正向和控制电路连接线反向，而后通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压，最终由灵敏放大器的输出来完成写入或读出，使得写入和读出过程中电路中各元器件的复用率更高，从而写入和读出可以采用同一电路来实现，因此，其输入输出电路乃至整个静态随机存储器相对于现有技术而言所占用的空间更少。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (14)

1.一种静态随机存储器数据写入方法，其特征在于，包括：

检测到某一根选通信号线被选中，所述选通信号线对应于一对逻辑互补的位线，所述选通信号线区分写入和读出；

根据被选中的选通信号线，选中与其对应的位线；

被选中的位线分别连接控制电路连接线正向和控制电路连接线反向；

从数据输入端接收待写入数据，并根据所述待写入数据改变所述控制电路连接线正向或控制电路连接线反向的电压；

通过灵敏放大器将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压；

经由所述被选中的位线，将所述灵敏放大器输出的数据写入至存储单元阵列中的目标存储单元。

2.如权利要求1所述的静态随机存储器数据写入方法，其特征在于，所述选通信号线区分写入和读出具体是：用于写入的选通信号线通过一个NMOS晶体管与所述位线相连，且用于读出的选通信号线通过一个PMOS晶体管与所述位线相连。

3.如权利要求1所述的静态随机存储器数据写入方法，其特征在于，所述灵敏放大器受灵敏放大器使能信号管控，所述灵敏放大器使能信号通过一个反相器与灵敏放大器反向使能信号相连；在所述根据所述待写入数据改变所述控制电路连接线正向或控制电路连接线反向的电压之后，灵敏放大器反向使能信号输出的信号经过反相器取反之后，使得所述灵敏放大器使能信号有效，所述灵敏放大器开始工作。

4.如权利要求3所述的静态随机存储器数据写入方法，其特征在于，所述灵敏放大器使能信号在高电平时有效，且所述灵敏放大器反向使能信号在低电平时有效，或者是所述灵敏放大器使能信号在低电平时有效，且所述灵敏放大器反向使能信号在高电平时有效。

5.如权利要求1所述的静态随机存储器数据写入方法，其特征在于，在所述被选中的位线分别连接控制电路连接线正向和控制电路连接线反向之前，受预充电信号和灵敏放大器反向使能信号管控，关断对控制电路连接线正向和控制电路连接线反向的预充电。

6.如权利要求1所述的静态随机存储器数据写入方法，其特征在于，地址译码器根据其接收到的地址，来选中某一根选通信号线。

7.如权利要求1所述的静态随机存储器数据写入方法，其特征在于，所述数据输入端受输入使能信号管控，在所述被选中的位线分别连接控制电路连接线正向和控制电路连接线反向之后，所述输入使能信号有效，并从数据输入端接收待写入数据。

8.一种静态随机存储器的输入输出电路，其特征在于，包括：多路复用器和写入读出控制器；其中，

所述多路复用器通过一对或多对逻辑互补的位线连接其管控的存储单元阵列中的存储单元，每一对所述位线分别连接与其对应的选通信号线，所述选通信号线区分写入和读出；

所述写入读出控制器包括灵敏放大器、数据输入端和数据输出端；所述数据输入端连接控制电路连接线正向和控制电路连接线反向；所述灵敏放大器用于将控制电路连接线正向和控制电路连接线反向之间的电压差放大至电源电压；

所述多路复用器与所述写入读出控制器之间通过控制电路连接线正向和控制电路连接线反向相连。

9.如权利要求8所述的一种静态随机存储器的输入输出电路，其特征在于，所述选通信号线区分写入和读出具体是：用于写入的选通信号线通过一个NMOS晶体管与所述位线相连，且用于读出的选通信号线通过一个PMOS晶体管与所述位线相连。

10.如权利要求8所述的一种静态随机存储器的输入输出电路，其特征在于，所述灵敏放大器受灵敏放大器使能信号管控，所述灵敏放大器使能信号通过一个反相器与灵敏放大器反向使能信号相连；所述灵敏放大器使能信号在高电平时有效，且所述灵敏放大器反向使能信号在低电平时有效，或者是所述灵敏放大器使能信号在低电平时有效，且所述灵敏放大器反向使能信号在高电平时有效。

11.如权利要求8所述的一种静态随机存储器的输入输出电路，其特征在于，所述写入读出控制单元还包括：用于对所述控制电路连接线正向和控制电路连接线反向进行预充电的预充电单元，所述预充电单元受预充电信号和灵敏放大器反向使能信号管控。

12.如权利要求8所述的一种静态随机存储器的输入输出电路，其特征在于，所述选通信号线连接地址译码器。

13.如权利要求8所述的一种静态随机存储器的输入输出电路，其特征在于，所述数据输入端受输入使能信号管控，当所述输入使能信号有效时，从数据接收端接收待写入数据。

14.一种静态随机存储器，包括：存储单元阵列和地址译码器，其特征在于，还包括一个或多个如权利要求8至13中任一项所述的静态随机存储器的输入输出电路。