CN102376347B

CN102376347B - 高速读写接口的控制器

Info

Publication number: CN102376347B
Application number: CN201010249809.XA
Authority: CN
Inventors: 易冬柏
Original assignee: Ali Corp
Current assignee: Ali Corp
Priority date: 2010-08-04
Filing date: 2010-08-04
Publication date: 2014-03-12
Anticipated expiration: 2030-08-04
Also published as: CN102376347A

Abstract

本发明公开了一种适用于高速读写接口的控制器，其通过实时回馈的方式控制高速读写接口内的时脉信号的延迟时间，以完成锁定与校验功能，并完全解决解决制程、电压与温度对高速读写接口所带来的影响。

Description

高速读写接口的控制器

技术领域

本发明是有关于一种高速读写接口，且特别是有关于一种用来控制时脉延迟的控制器，此控制器用以控制时脉信号的延迟，以控制高速读写接口输出读取数据与将写出数据写入。

背景技术

随着动态随机存取存储器(Dynamic Random Access Memory，简称为DRAM)的速度越来越快，DRAM的数据的有效视窗也越来越小，因此如何获得DRAM读取/写出数据的最佳时脉的时间点也变得越来越重要。目前大部分的DRAM会使用数字锁定回路(Digital Lock Loop，简称为DLL)来控制DRAM的所接收的输入时脉信号DQS的延迟，以适应DRAM芯片内部对制程、电压与温度(Process-Voltage-Temperature，简称为PVT)的变化。

请参照图1与图2，图1是一个DRAM的传统控制器的电路图，图2是DRAM的数据DQ[0:7]、输入时脉信号DQS、延迟时脉信号DQS₉₀与读取/写入时脉信号DQS’之间的波形图。传统控制器10实质上为一个数字锁定电路，其具有多个可变延迟单元102、104与一个逻辑门106(例如为异或(exclusive-or)门)，其中可变延迟单元102的输出端连接于可变延迟单元104的输入端，逻辑门106的两个输入端分别连接于可变延迟单元104与102的输出端。

可变延迟单元102、104的延迟时间可以通过控制信号Ctrl来进行设定。可变延迟单元102接收输入时脉信号DQS，并且将输入时脉信号DQS延迟四分之一周期(亦即延迟其90度相位)，以产生延迟时脉信号DQS₉₀。DRAM的数据DQ[0:7]可以于延迟时脉信号DQS₉₀的上升边缘(rising edge)被读取/写入，而且也可以于延迟时脉信号DQS₉₀的下降边缘(falling edge)被读取/写入。可变延迟单元104与逻辑门106组成一个读取/写入时脉信号产生器108用以根据延迟时脉信号DQS₉₀产生读取/写入时脉信号DQS’。在这个例子中，DRAM的读取/写入是由读取/写入时脉信号DQS’的上升边缘所触发。如此一来，便可以达到DRAM的数据DQ[0:7]可以于延迟时脉信号DQS₉₀的上升/下降边缘被读取/写入的目的。理想上，延迟时脉信号DQS₉₀的上升/下降边缘刚好落在DRAM的数据DQ[0:7]的周期的中间。

传统控制器10为开环控制的***架构，且其本身并无反馈。DRAM的数据DQ[0:7]的各位元信号DQ[0]～DQ[7]之间的偏斜(skew)通常不会太小，且输入时脉DQS有可能因为传输时的延迟与干扰，而不具有50％的工作周期(duty cycle)。因此，对于DRAM中一个输入时脉对应8个位元信号DQ[0]～DQ[7]的架构而言，传统控制器10无法仅使用延迟时脉信号DQS₉₀，便能够让8个位元信号DQ[0]～DQ[7]被顺利地读取/写入。换言之，传统控制器10无法满足8个位元信号DQ[0]～DQ[7]的每一个被读取/写入时的建立(setup)时间/保持(hold)时间的要求。

发明内容

本发明提供一种读取控制器，其用于高速读写接口内，且包括第一至第三暂存装置、延迟时间设定装置、第一与第二异或门。第一至第三暂存装置用以接收数据与时脉信号，并储存数据。第一至第三暂存装置分别对时脉信号延迟一段第一至第三延迟时间，以产生第一至第三延迟时脉信号，并分别根据第一至第三延迟时脉信号将其所储存的数据输出为第一至第三数据。第一异或门对第一数据与第二数据进行异或逻辑运算，以产生第一延迟增加信号。第二异或门对第二数据与第三数据进行异或逻辑运算，以产生第一延迟减少信号。延迟时间设定装置用以接收参考延迟时间、第一延迟增加信号与第一延迟减少信号，并依据参考延迟时间、第一延迟增加信号与第一延迟减少信号产生第一至第三延迟时间。第一延迟时间小于第二延迟时间，第二延迟时间小于第三延迟时间，数据由高速读写接口的储存单元所输出，且第二数据被当作高速读写接口所输出的读取数据。

在本发明其中一个实施例中，上述第一延迟时间为第二延迟时间减去第一预定延迟时间，第三延迟时间为第二延迟时间加上第一预定延迟时间。

在本发明其中一个实施例中，当第一延迟增加信号为使能且第一延迟减少信号为禁能时，延迟时间设定装置增加第二延迟时间。当第一延迟增加信号为禁能且第一延迟减少信号为使能时，延迟时间设定装置减少第二延迟时间。当第一延迟增加信号为禁能且第一延迟减少信号为禁能时，延迟时间设定装置维持目前的第二延迟时间。当第一延迟增加信号为使能且第一延迟减少信号为使能时，延迟时间设定装置维持目前的第二延迟时间。

本发明提供一种写出控制器，其用于高速读写接口内，此控制器包括第一至第三暂存装置、第一异或门、第二异或门、延迟时间设定装置与第二可变延迟电路。第一至第三暂存装置用以接收来自于高速读写接口的储存单元的数据与时脉信号，其中第二与第三暂存装置储存数据，第一暂存装置对数据延迟一段第一延迟时间，以产生与储存第一延迟数据，第三暂存装置对时脉信号延迟一段第三延迟时间，以产生第三延迟时脉信号，第一暂存装置根据时脉信号将其所储存的第一延迟数据输出为第一数据，第二与第三暂存装置分别根据时脉信号与第三延迟时脉信号将其所储存的数据输出为第二与第三数据。第一异或门对第一数据与第二数据进行异或逻辑运算，以产生第一延迟增加信号。第二异或门对第二数据与第三数据进行异或逻辑运算，以产生第一延迟减少信号。延迟时间设定装置用以接收参考延迟时间、第一延迟增加信号与第一延迟减少信号，并据此以产生第一至第三延迟时间。可变延迟电路用以接收输出时脉信号，并对输出时脉信号延迟一段第二延迟时间，以产生时脉信号，其中高速读写接口的储存单元根据时脉信号将数据写入。

在本发明其中一个实施例中，第一延迟时间为保持时间，第三延迟时间为建立时间。

在本发明其中一个实施例中，当第一延迟增加信号为使能且第一延迟减少信号为禁能时，延迟时间设定装置对第二延迟时间加上第一时间；当第一延迟增加信号为禁能且第一延迟减少信号为使能时，延迟时间设定装置对第二延迟时间减去第一时间；当第一延迟增加信号为禁能且第一延迟减少信号为禁能时，延迟时间设定装置维持目前的第二延迟时间；当第一延迟增加信号为使能且第一延迟减少信号为使能时，延迟时间设定装置维持目前的第二延迟时间。

基于上述，本发明所提供的用于高速读写接口的控制器可以通过实时回馈的方式控制高速读写接口内的时脉信号的延迟时间，以完成锁定与校验功能。如此，本发明的控制器可以提升采用此控制器的高速读写接口(例如，双倍数据率同步动态随机存取存储器(Double Data Rate Synchronous Dynamic Random AccessMemory，简称DDR SDRAM))的芯片良率，且可以降低芯片与***基板的成本。除此之外，本发明的控制器可以解决不同品牌(或同一品牌的不同批次和型号)的高速读写接口和印刷电路板的设计一致性的问题，而且本发明的控制器还能够解决高速读写接口和主芯片采用不同封装时需要使用不同软体版本的问题。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1是一个DRAM的传统控制器的电路图。

图2是DRAM的数据DQ[0:7]、输入时脉信号DQS、延迟时脉信号DQS90与读取/写入时脉信号DQS’之间的波形图。

图3是本发明的实施例所提供的DDR SDRAM的储存单元所输出的数据、DDR SDRAM的时脉信号与延迟时脉信号的理想波形图。

图4是本发明的实施例所提供的控制器的方块图。

图5是本发明的另一实施例所提供的控制器的方块图。

图6是本发明的实施例所提供的DDR SDRAM的储存单元所接收的写出数据与DDR SDRAM的时脉信号的理想波形图。

图7是本发明的实施例所提供的控制器的方块图。

图8是本发明的另一实施例所提供的控制器的方块图。

图9是本发明的实施例所提供的高速读写接口的方块图。

【主要元件符号说明】

10：控制器

102、104：可变延迟单元

106：逻辑门

108：读取/写入时脉信号产生器

20：高速读写接口

21：控制器

22：存储器储存单元芯片

40：控制器

41～43：第一至第三暂存装置

44、45：第一与第二异或门

46：延迟时间设定装置

DLY_CHAIN1～DLY_CHAIN3：第一至第三可变延迟电路

DFF1[0:7]～DFF3[0:7]：第一至第三触发器

60：控制器

61～65：第一至第五暂存装置

66～69：第一至第四异或门

70：延迟时间设定装置

DLY_CHAIN1～DLY_CHAIN5：第一至第五可变延迟电路

DFF1[0:7]～DFF5[0:7]：第一至第五触发器

80：控制器

81～83：第一至第三暂存装置

84、85：第一与第二异或门

86：延迟时间设定装置

DLY_CHAIN1～DLY_CHAIN3：第一至第三可变延迟电路

DFF1[0:7]～DFF3[0:7]：第一至第三触发器

90：控制器

911～915：第一至第五暂存装置

94～97：第一至第四异或门

98：延迟时间设定装置

DLY_CHAIN1～DLY_CHAIN3：第一至第三可变延迟电路

DFF1[0:7]～DFF3[0:7]：第一至第三触发器

具体实施方式

请参照图9，图9是本发明的实施例所提供的高速读写接口的方块图。高速读写接口20包括控制器21与存储器储存单元芯片22，控制器21本身包括了读取控制器与写出控制器。控制器21与存储器储存单元芯片22的间会接收与传送写出/读取时脉信号DQS/DQS#(DQS#与DQS的反向信号)、数据DQ。控制器21会发送时脉信号CLK/CLK#(CLK#与CLK的反向信号)、地址信号Address、存储堆地址Bank Address、指令输入信号RASJ/CASJ/WEJ、芯片选择信号CSJ与时脉使能信号CKE给存储器储存单元芯片22。通过上述的多个信号，控制器21可以顺利地将数据DQ写出至存储器储存单元芯片22或自存储器储存单元芯片22中读取数据DQ。

请参照图3，图3是本发明的实施例所提供的DDR SDRAM的储存单元所输出的数据、DDR SDRAM的时脉信号与延迟时脉信号的理想波形图。DDR SDRAM的储存单元所输出的数据DQ[0:7]是在每一个时脉信号DQS的上升/下降边缘所触发，亦即数据DQ[0:7]的周期等于时脉信号DQS的二分之一周期。然而，DDRSDRAM在被读取时，为了满足建立时间与保持时间的需求，其控制器会将时脉信号DQS延迟一段其四分之一周期的延迟时间，以产生延迟时脉信号DLY_DQS。如此，延迟时脉信号DLY_DQS的上升/下降边缘刚好落在DRAM的数据DQ[0:7]的周期的中间，且控制器根据延迟时脉信号DLY_DQS所输出的数据即可以是DDRSDRAM的数据。

另外，要说明的是，图3虽然数据DQ[0:7]具有8笔位元信号DQ[0]～DQ[7]为例，但在目前DDR SDRAM中，数据可能为32位元的数据DQ[0:31]。本发明的实施例的控制器对于数据的位元数目并没有任何的限制，但为了方便说明，本发明使用8位元的数据DQ[0:7]为例。

接着，请参照图4，图4是本发明的实施例所提供的控制器的方块图。读取控制器40用于高速读写接口内，所述高速读写接口可以是DDR SDRAM，但本发明并非限定于此。高速读写接口具有储存单元与所述读取控制器40，储存单元会根据时脉信号DQS输出其所储存的数据DQ[0:7]。然而，储存单元所输出的每一个位元信号DQ[0]～DQ[7]可能因为不同的延迟，而导致自储存单元所读取到的数据DQ[0:7]会有问题。因此，读取控制器40会对时脉信号DQS进行延迟，并将接收到的位元信号DQ[0]～DQ[7]储存，以在延迟时脉信号的上升/下降边缘处输出位元信号DQ[0]～DQ[7]，藉此保障数据DQ[0:7]的正确性。

读取控制器40包括第一至第三暂存装置41～43、第一与第二异或门44、45与延迟时间设定装置46。第一至第三暂存装置41～43用以接收数据DQ[0:7]与时脉信号DQS，并储存数据DQ[0:7]。第一至第三暂存装置41～43分别对时脉信号延迟一段第一至第三延迟时间t1～t3，以产生第一至第三延迟时脉信号DLY_DQS1～DLY_DQS3，并分别根据第一至第三延迟时脉信号DLY_DQS1～DLY_DQS3的上升/下降边缘将其所储存的数据DQ[0:7]输出为第一至第三数据DQ1[0:7]～DQ3[0:7]。

第一异或门44对第一数据DQ1[0:7]与第二数据DQ2[0:7]进行异或逻辑运算，以产生延迟增加信号DLY_INCREASE。第二异或门45对第二数据DQ2[0:7]与第三数据DQ1[0:3]进行异或逻辑运算，以产生延迟减少信号DLY_DECREASE。延迟时间设定装置46用以接收参考延迟时间DLY_REF、延迟增加信号DLY_INCREASE与延迟减少信号DLY_DECREASE，并据此以产生第一至第三延迟时间t1～t3。

要说明的是，第一延迟时间t1小于第二延迟时间t2，第二延迟时间t2小于第三延迟时间t3。数据DQ[0:7]是由高速读写接口的储存单元所输出，且第二数据DQ2[0:7]被当作高速读写接口所输出的读取数据。换言之，如果第二延迟时脉信号DLY_DQS2为正确的时脉延迟信号，则第二数据DQ2[0:7]理想上是正确的读取数据。

在本发明的实施例中，上述第一延迟时间t1可以为第二延迟时间t2减去预定延迟时间delta(亦即t1＝t2-delta)，第三延迟时间t3可以为第二延迟时间t2加上预定延迟时间delta(亦即t3＝t2+delta)。预定延迟时间delta与制程有关。当制程为90纳米制程时，预定延迟时间delta可以为触发器最小的建立时间。

在本发明的实施例中，上述参考延迟时间DLY_REF可以等于时脉信号DQS的四分之一周期，且时脉信号DQS的四分之一周期可以通过高速读写接口的数字锁定回路而获得。除此之外，上述第二延迟时间t2的初始值可以为参考延迟时间DLY_REF。

若假设一开始的第二延迟时间t2能够使第二暂存装置42输出正确的第二数据DQ2[0:7]，则延迟增加信号DLY_INCREASE与延迟减少信号DLY_DECREASE的组合有下列四种情况。

当延迟增加信号DLY_INCREASE为使能(enabled)且延迟减少信号DLY_DECREASE为禁能(disabled)时，表示第二延迟时间t2可能不够，此时，为了满足数据DQ[0:7]的建立时间的要求，延迟时间设定装置46会增加第二延迟时间t2。当延迟增加信号DLY_INCREASE为禁能且延迟减少信号DLY_DECREASE为使能时，表示第二延迟时间t2可能过多，此时，为了满足数据DQ[0:7]的保持时间的要求，延迟时间设定装置46会减少第二延迟时间t2。当延迟增加信号DLY_INCREASE为禁能且延迟减少信号DLY_DECREASE为禁能时，表示限度(margin)足够，此时，延迟时间设定装置46维持目前的第二延迟时间t2。当延迟增加信号DLY_INCREASE为使能且延迟减少信号DLY_DECREASE为使能时，表示限度不足，此时，延迟时间设定装置46维持目前的第二延迟时间t2。

要说明的是，本发明的预定延迟时间delta很小，因此，理论上并不会有延迟增加信号DLY_INCREASE为使能且延迟减少信号DLY_DECREASE为使能的情况发生。

在此实施例中，延迟时间设定装置46可以通过一个逻辑架构单元来时实施。在起始阶段，延迟时间设定装置46设定装置直接接收数字锁定回路或者是制程监控装置(process monitor)的数据，并依据此数据产生第二延迟时间t2，第一延迟时间t1则是在第二延迟时间t2的基础上减去一个差异时间值delta，第三延迟时间t3则是在第二延迟时间t2的基础上加上一个差异时间值delta。此后，延迟时间设定装置46就会根据延迟增加信号DLY_INCREASE和延迟减少信号DLY_DECREASE的数值，作相应的增加或减少第二延迟时间t2的动作。

请继续参照图4，以下将介绍图4中的第一至第三暂存装置41～43的其中一种实施方式，但下述实施例并非用以限定本发明。第一至第三暂存装置41～43分别包括第一至第三可变延迟电路DLY_CHAIN1～DLY_CHAIN3，以及分别包括至少一第一至第三触发器DFF1[0:7]～DFF3[0:7]。因图4的例子是以8位元的数据DQ[0:7]为例，因此图4有8个第一触发器DFF1[0]～DFF1[7]、8个第二触发器DFF2[0]～DFF2[7]与8个第三触发器DFF3[0]～DFF3[7]。第一至第三触发器DFF1[0:7]～DFF3[0:7]的数量与数据DQ[0:7]的位元数目有关。第一至第三可变延迟电路DLY_CHAIN1～DLY_CHAIN3分别对时脉信号DQS延迟第一至第三延迟时间t1～t3，以产生第一至第三延迟时脉信号DLY_DQS1～DLY_DQS3，且第一至第三触发器DFF1[0:7]～DFF3[0:7]储存数据DQ[0:7]，并分别根据第一至第三延迟时脉信号DLY_DQS1～DLY_DQS3的上升/下降边缘将其所储存的数据DQ[0:7]输出为第一至第三数据DQ1[0:7]～DQ3[0:7]。

请参照图5，图5是本发明的另一实施例所提供的控制器的方块图。读取控制器60与读取控制器40的不同处在于，读取控制器60比读取控制器40多出了第四与第五暂存装置64、65。要说明的是，本发明的暂存装置的数目并没有限制为3个或5个，本发明暂存装置的数目可以根据需要而有不同的选择，但不管如何，暂存装置的数目大于3。

读取控制器60包括第一至第五暂存装置61～65、第一至第四异或门66～69与延迟时间设定装置70。第一至第五暂存装置61～65用以接收数据DQ[0:7]与时脉信号DQS，并储存数据DQ[0:7]。第一至第五暂存装置61～65分别对时脉信号延迟一段第一至第五延迟时间t1～t5，以产生第一至第五延迟时脉信号DLY_DQS1～DLY_DQS5，并分别根据第一至第五延迟时脉信号DLY_DQS1～DLY_DQS5的上升/下降边缘将其所储存的数据DQ[0:7]输出为第一至第五数据DQ1[0:7]～DQ5[0:7]。

第一异或门66对第一数据DQ1[0:7]与第二数据DQ2[0:7]进行异或逻辑运算，以产生第一延迟增加信号DLY_INCREASE1。第二异或门67对第二数据DQ2[0:7]与第三数据DQ1[0:3]进行异或逻辑运算，以产生第一延迟减少信号DLY_DECREASE1。第三异或门68对第四数据DQ4[0:7]与第二数据DQ2[0:7]进行异或逻辑运算，以产生第二延迟增加信号DLY_INCREASE2。第四异或门69对第二数据DQ2[0:7]与第五数据DQ5[0:3]进行异或逻辑运算，以产生第二延迟减少信号DLY_DECREASE2。延迟时间设定装置70用以接收参考延迟时间DLY_REF、第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2、第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE1，并据此以产生第一至第五延迟时间t1～t5。

要说明的是，第一延迟时间t1小于第二延迟时间t2，第二延迟时间t2小于第三延迟时间t3，第四延迟时间t4小于第一延迟时间t1，第五延迟时间t5大于第三延迟时间t3。数据DQ[0:7]是由高速读写接口的储存单元所输出，且第二数据DQ2[0:7]被当作高速读写接口所输出的读取数据。换言之，如果第二延迟时脉信号DLY_DQS2为正确的时脉延迟信号，则第二数据DQ2[0:7]理想上是正确的读取数据。

在本发明的实施例中，上述第一延迟时间t1可以为第二延迟时间t2减去第一预定延迟时间delta1(亦即t1＝t2-delta1)，第三延迟时间t3可以为第二延迟时间t2加上第一预定延迟时间delta1(亦即t3＝t2+delta1)，第四延迟时间t4可以为第二延迟时间t2减去第二预定延迟时间delta2(亦即t4＝t2-delta2)，且第五延迟时间t5可以为第二延迟时间t2加上第二预定延迟时间delta2(亦即t5＝t2+delta2)。第一与第二预定延迟时间delta1、delta2相关于制程，且第一预定延迟时间delta1小于第二预定延迟时间delta2。

第一至第五暂存装置61～65分别包括第一至第五可变延迟电路DLY_CHAIN1～DLY_CHAIN5，以及分别包括至少一第一至第五触发器DFF1[0:7]～DFF5[0:7]。第一至第五可变延迟电路DLY_CHAIN1～DLY_CHAIN5分别对时脉信号DQS延迟第一至第五延迟时间t1～t5，以产生第一至第五延迟时脉信号DLY_DQS1～DLY_DQS5，且第一至第五触发器DFF1[0:7]～DFF5[0:7]储存数据DQ[0:7]，并分别根据第一至第五延迟时脉信号DLY_DQS1～DLY_DQS5的上升/下降边缘将其所储存的数据DQ[0:7]输出为第一至第五数据DQ1[0:7]～DQ5[0:7]。

若假设一开始的第二延迟时间t2能够使第二暂存装置62输出正确的第二数据DQ[0:7]，则第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2、第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2的组合有下列16种情况。

当第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2为禁能且第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2为禁能时，表示限度足够，此时，延迟时间设定装置70维持目前的第二延迟时间t2。当第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2为禁能且第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2为使能时，表示第二延迟时间t2明显地太多，此时，延迟时间设定装置70将第二延迟时间t2减去第二差值td2(亦即t2＝t2-td2)。当第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2为使能且第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2为禁能时，表示第二延迟时间t2明显地不够，此时，延迟时间设定装置70将第二延迟时间t2增加第二差值td2(亦即t2＝t2+td2)。当第一延迟增加信号DLY_INCREASE1为使能且第二延迟增加信号DLY_INCREASE2、第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2为禁能时，表示第二延迟时间t2些微地不够，此时，延迟时间设定装置70将第二延迟时间t2增加第一差值td1(亦即t2＝t2+td1)，其中第一差值td1小于第二差值td2。当第二延迟减少信号DLY_DECREASE2、第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2为禁能且第一延迟减少信号DLY_DECREASE1为使能时，表示第二延迟时间t2些微地过多，此时，延迟时间设定装置70将第二延迟时间t2减少第一差值td1(亦即t2＝t2+td1)。

另外，当上述之外的其他情况发生时，表示限度不足，此时，延迟时间设定装置70维持目前的第二延迟时间t2。因为，第一与第二预定延迟时间delta1、delta2很小，因此，上述表示限度不足的情况理论上并不会发生。

请参照图6，图6是本发明的实施例所提供的DDR SDRAM的储存单元所接收的写出数据与DDR SDRAM的时脉信号的理想波形图。从图6来看，当要将写出数据W_DQ[0:7]写入DDR SDRAM的储存单元时，必须让时脉信号W_DQS的上升/下降边缘发生于写出数据W_DQ[0:7]的建立时间结束后，且时脉信号W_DQS的维持为高/低位准的期间必须大于写出数据W_DQ[0:7]的保持时间。一般来说，多半会让输入的时脉信号DQS延迟一段其周期的四分之一的延迟时间，以产生时脉信号W_DQS，此时，时脉信号W_DQS的上升/下降边缘发生于写出数据W_DQ[0:7]周期的中间点。然而，要写入至储存单元的每一个位元信号W_DQ[0]～DQ[7]可能因为不同的延迟，而导致写入至储存单元的写出数据W_DQ[0:7]会有问题。

据此，本发明提供一种用于高速读写接口内的控制器，此控制器可以通过反馈的方式调整输入至高速读写接口的储存单元的时脉信号，以指示高速读写接口的储存单元将写出数据写入。

请参照图7，图7是本发明的实施例所提供的控制器的方块图。写出控制器80用于高速读写接口内，所述高速读写接口可以是DDR SDRAM，但本发明并非限定于此。高速读写接口具有储存单元与所述写出控制器80，储存单元会根据时脉信号DQS的上升/下降边缘将写出数据W_DQ[0:7]写入。

写出控制器80包括第一至第三暂存装置81～83、第一与第二异或门84、85、延迟时间设定装置86与第二可变延迟电路DLY_CHAIN2。第一至第三暂存装置81～83用以接收来自于高速读写接口的储存单元输出的数据DQ[0:7]与时脉信号DQS。第一暂存装置81对数据DQ[0:7]延迟一段第一延迟时间t1，以产生第一延迟数据DLY_DQ1[0:7]，并储存第一延迟数据DLY_DQ1[0:7]，第一暂存装置81还会根据时脉信号DQS将其所储存的第一延迟数据DLY_DQ1[0:7]输出为第一数据DQ1[0:7]。第二暂存装置82储存数据DQ[0:7]，并根据时脉信号DQS将其所储存的数据DQ[0:7]输出为第二数据DQ2[0:7]。第三暂存装置83储存数据DQ[0:7]，并对时脉信号DQS延迟一段第三延迟时间t3，以产生第三延迟时脉信号DLY_DQS3，第三暂存装置83还会根据第三延迟时脉信号DLY_DQS3将其所储存的数据DQ[0:7]输出为第三数据DQ3[0:7]。

第一异或门84对第一数据DQ1[0:7]与第二数据DQ2[0:7]进行异或逻辑运算，以产生延迟增加信号DLY_INCREASE。第二异或门85对第二数据DQ2[0:7]与第三数据DQ3[0:7]进行异或逻辑运算，以产生延迟减少信号DLY_DECREASE。延迟时间设定装置86用以接收参考延迟时间DLY_REF、延迟增加信号DLY_INCREASE与延迟减少信号DLY_DECREASE，并据此以产生第一至第三延迟时间t1～t3。第二可变延迟电路DLY_CHAIN2用以接收输出时脉信号EX_DQS，并对输出时脉信号EX_DQS延迟一段第二延迟时间t2，以产生第二延迟时脉信号DLY_DQS2。

高速读写接口的储存单元接收第二延迟时脉信号DLY_DQS2，且这个第二延迟时脉信号DLY_DQS实质上为时脉信号DQS。高速读写接口的储存单元接收写出数据W_DQ[0:7]，并根据时脉信号DQS将写出数据W_DQ[0:7]写入，而且写出数据W_DQ[0:7]实质上为数据DQ[0:7]。

在本发明的实施例中，上述第一延迟时间t1可以为保持时间，第三延迟时间t3可以为建立时间。延迟时间设定装置86是一个逻辑架构单元。在起始阶段，延迟时间设定装置86直接接收数字锁定回路或者是制程监控装置的数据，并依据此数据产生第二延迟时间t2。第一延迟时间t1则为一个预定的时间差异值，且可以是保持时间；第三延迟时间t3是另一个一个预定的时间差异值，且可以是建立时间。此后，迟时间设定装置86就会根据延迟增加信号DLY_INCREASE和延迟减少信号DLY_DECREASE的数值，作相应的增加或减少第二延迟时间t2的动作，然而，第一与第三延迟间t1、t3则保持不变。

在本发明的实施例中，在某些情况下，参考延迟时间DLY_REF可以等于时脉信号DQS的四分之一周期，且时脉信号DQS的四分之一周期可以通过高速读写接口的数字锁定回路而获得。为了最佳化高速读写接口进行写出数据时的建立时间与保持时间，一般来说，若高速读写接口具有数字锁定回路，则可以使用数字锁定回路来计算建立时间与保持时间的初始值。倘若，高速读写接口不具有数字锁定回路，则可以将建立时间与保持时间的初始值定义为其电路布局的最小建立时间与最小保持时间(与制程有关)，或者可以将建立时间与保持时间的初始值定义为通过制程监控装置所观测的高速读写接口的最小建立时间与最小保持时间。另外，要说明的是，在某一些情况下建立时间实质上等同于保持时间。通过设定上述第二延迟时间t2的初始值可以为参考延迟时间DLY_REF，并通过写出控制器80不断更新第第二延迟时间t2，如此根据第二延迟时间t2所产生的第二延迟时脉信号DLY_DQS2将可以作为高速读写接口的时脉信号DQS，以满足建立时间与保持时间的需求。

若假设一开始的第二延迟时间t2能够使高速读写接口写入正确的写出数据W_DQ[0:7]，则延迟增加信号DLY_INCREASE与延迟减少信号DLY_DECREASE的组合有下列四种情况。

当延迟增加信号DLY_INCREASE为使能(enabled)且延迟减少信号DLY_DECREASE为禁能(disabled)时，表示第二延迟时间t2可能不够，此时，为了满足数据DQ[0:7]的建立时间的要求，延迟时间设定装置86会对第二延迟时间t2加上一个单位的延迟时间。当延迟增加信号DLY_INCREASE为禁能且延迟减少信号DLY_DECREASE为使能时，表示第二延迟时间t2可能过多，此时，为了满足数据DQ[0:7]的保持时间的要求，延迟时间设定装置86会对第二延迟时间t2减去一个单位的延迟时间。当延迟增加信号DLY_INCREASE为禁能且延迟减少信号DLY_DECREASE为禁能时，表示限度(margin)足够，此时，延迟时间设定装置86维持目前的第一至第三延迟时间t1～t3。当延迟增加信号DLY_INCREASE为使能且延迟减少信号DLY_DECREASE为使能时，表示限度不足，此时，延迟时间设定装置86维持目前的第一至第三延迟时间t1～t3。要说明的是，理论上并不会有延迟增加信号DLY_INCREASE为使能且延迟减少信号DLY_DECREASE为使能的情况发生。

请继续参照图7，以下将介绍图7中的第一至第三暂存装置81～83的其中一种实施方式，但下述实施例并非用以限定本发明。第一与第三暂存装置81、83分别包括第一与第三可变延迟电路DLY_CHAIN1、DLY_CHAIN3，以及分别包括至少一第一与第三触发器DFF1[0:7]、DFF3[0:7]。第二暂存装置82包括至少一第二触发器DFF2[0:7]。因图7的例子是以8位元的数据DQ[0:7]为例，因此图7有8个第一触发器DFF1[0]～DFF1[7]、8个第二触发器DFF2[0]～DFF2[7]与8个第三触发器DFF3[0]～DFF3[7]。第一至第三触发器DFF1[0:7]～DFF3[0:7]的数量与数据DQ[0:7]的位元数目有关。第一可变延迟电路DLY_CHAIN1分别对数据DQ[0:7]延迟第一延迟时间t1，以产生第一延迟数据DLY_DQ1[0:7]，第三可变延迟电路对时脉信号DQS延迟一段第三延迟时间t3，以产生第三延迟时脉信号DLY_DQS3。第二与第三触发器DFF1[0:7]、DFF3[0:7]储存数据DQ[0:7]，并分别根据时脉信号DQS与第三延迟时脉信号DLY_DQS3的上升/下降边缘将其所储存的数据DQ[0:7]输出为第二与第三数据DQ2[0:7]、DQ3[0:7]。第一触发器DFF1[0:7]储存第一延迟数据DLY_DQ1[0:7]，并根据时脉信号DQS的上升/下降边缘将其所储存的数据DLY_DQ1[0:7]输出为第一数据DQ1[0:7]。

请参照图8，图8是本发明的另一实施例所提供的控制器的方块图。写出控制器90与写出控制器80的不同处在于，写出控制器90比写出控制器80多出了第四与第五暂存装置914、915。要说明的是，本发明的暂存装置的数目并没有限制为3个或5个，本发明暂存装置的数目可以根据需要而有不同的选择，但不管如何，暂存装置的数目大于3。

写出控制器90包括第一至第五暂存装置911～915、第一至第四异或门94～97、延迟时间设定装置98与第二可变延迟电路DLY_CHAIN2。第二、第三与第五暂存装置912、913、915用以接收来自于高速读写接口的储存单元的数据DQ[0:7]与时脉信号DQS，并储存数据DQ[0:7]。第一与第四暂存装置则对数据DQ[0:7]分别延迟一段第一与第四延迟时间t1、t4，以产生第一与第四延迟数据DLY_DQ1[0:7]、DLY_DQ4[0:7]，并储存第一与第四延迟数据DLY_DQ1[0:7]、DLY_DQ4[0:7]。第三与第五暂存装置913、915分别对时脉信号DQS延迟一段第三与第五延迟时间t3、t5，以产生第三与第五延迟时脉信号DLY_DQS3、DLY_DQS5，并分别根据第三与第五延迟时脉信号DLY_DQS3、DLY_DQS5将其所储存的数据DQ[0:7]输出为第三与第五数据DQ3[0:7]、DQ5[0:7]。第三暂存装置83则根据时脉信号DQS将其所储存的数据DQ[0:7]输出为第三数据DQ3[0:7]。第一与第四暂存装置则根据时脉信号DQS将其所储存的第一与第四延迟数据DLY_DQ1[0:7]、DLY_DQ4[0:7]输出为第一与第四数据DQ1[0:7]、DQ4[0:7]。

第一异或门94对第一数据DQ1[0:7]与第二数据DQ2[0:7]进行异或逻辑运算，以产生第一延迟增加信号DLY_INCREASE1。第二异或门95对第二数据DQ2[0:7]与第三数据DQ3[0:7]进行异或逻辑运算，以产生第一延迟减少信号DLY_DECREASE1。第三异或门96对第四数据DQ4[0:7]与第一数据DQ1[0:7]进行异或逻辑运算，以产生第二延迟增加信号DLY_INCREASE2。第四异或门97对第五数据DQ5[0:7]与第二数据DQ2[0:7]进行异或逻辑运算，以产生第二延迟减少信号DLY_DECREASE2。延迟时间设定装置96用以接收参考延迟时间DLY_REF、第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2、第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2，并据此以产生第一至第五延迟时间t1～t5。第二可变延迟电路DLY_CHAIN2用以接收输出时脉信号EX_DQS，并对输出时脉信号EX_DQS延迟一段第二延迟时间t2，以产生第二延迟时脉信号DLY_DQS2，第二延迟时脉信号DLY_DQS2实质上为用以控制数据写入至高速读写接口的储存单元的时脉信号DQS。

要说明的是，第四延迟时间t4大于第一延迟时间t1，第五延迟时间t5大于第三延迟时间t3。高速读写接口的储存单元接收写出数据W_DQ[0:7]，并根据时脉信号DQS将写出数据W_DQ[0:7]写入，数据DQ[0:7]实质上为写出数据W_DQ[0:7]。

在本发明的实施例中，上述第一延迟时间t1可以为去第一预定延迟时间delta1，第三延迟时间t3可以为第二预定延迟时间delta2，第四延迟时间t4可以为第一延迟时间t1加上第三预定延迟时间delta3(亦即t4＝t1+delta3)，第五延迟时间t5可以为第三延迟时间t3加上第四预定延迟时间delta4(亦即t5＝t3+delta4)。第一至第四预定延迟时间delta1～delta4与制程有关。

在本发明的实施例中，在某些情况下，参考延迟时间DLY_REF可以等于时脉信号DQS的四分之一周期，且时脉信号DQS的四分之一周期可以通过高速读写接口的数字锁定回路而获得。预定延迟时间delta1～delta4的值为微小值，例如为触发器的建立时间或保持时间，其与制程相关，并且这些值可由延迟时间设定装置86控制。

图8的第一至第五暂存装置911～915的其中一种实施方式介绍如下，但本发明并不以此为限。第一至第三暂存装置911～913与图7的第一至第三暂存装置81～83相同，故不再赘述。第四与第四暂存装置84、85分别包括第四与第五可变延迟电路DLY_CHAIN4、DLY_CHAIN5，以及分别包括至少一第四与第四触发器DFF4[0:7]、DFF5[0:7]。第四可变延迟电路DLY_CHAIN4分别对数据DQ[0:7]延迟第四延迟时间t4，以产生第四延迟数据DLY_DQ4[0:7]，第五可变延迟电路对时脉信号DQS延迟一段第五延迟时间t5，以产生第五延迟时脉信号DLY_DQS5。第四触发器DFF4[0:7]储存第四延迟数据DLY_DQ4[0:7]，并根据时脉信号DQS的上升/下降边缘将其所储存的数据DLY_DQ4[0:7]输出为第四数据DQ4[0:7]。第五触发器DFF5[0:7]储存数据DQ[0:7]，并根据第五延迟时脉信号DLY_DQS5的上升/下降边缘将其所储存的数据DQ[0:7]输出为第五数据DQ5[0:7]。

若假设一开始的第二延迟时间t2能够使高速读写接口写入正确的写出数据W_DQ[0:7]，则第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2、第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2的组合有下列16种情况。

当第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2为禁能且第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2为禁能时，表示限度足够，此时，延迟时间设定装置98维持目前的第一至第五延迟时间t1～t5。当第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2为禁能且第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2为使能时，表示第二延迟时间t2明显地太多，此时，延迟时间设定装置98将第二延迟时间t2减去第二差值td2。当第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2为使能且第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2为禁能时，表示第二延迟时间t2明显地不够，此时，延迟时间设定装置98将第二延迟时间t2增加第二差值td2。当第一延迟增加信号DLY_INCREASE1为使能且第二延迟增加信号DLY_INCREASE2、第一与第二延迟减少信号DLY_DECREASE1、DLY_DECREASE2为禁能时，表示第二延迟时间t2些微地不够，此时，延迟时间设定装置98将第二延迟时间t2增加第一差值td1，其中第一差值td1小于第二差值td2。当第二延迟减少信号DLY_DECREASE2、第一与第二延迟增加信号DLY_INCREASE1、DLY_INCREASE2为禁能且第一延迟减少信号DLY_DECREASE1为使能时，表示第二延迟时间t2些微地过多，此时，延迟时间设定装置98将第二延迟时间t2减少第一差值td1。

另外，当上述之外的其他情况发生时，表示限度不足，此时，延迟时间设定装置98维持目前第一至第五延迟时间t1～t5。理想上，上述表示限度不足的情况理论上并不会发生。

综上所述，本发明提供了用于高速读写接口的读取的控制器，以及提供了用于高速读写接口的写入的控制器，其中用于高速读写接口的读取的控制器与用于高速读写接口的写入的控制器可以实作于高速读写接口内，而使得高速读写接口通过这些控制器的控制，而能够顺利地输出读取数据与顺利地将数据写入其储存单元内。

与传统的控制器相比较，本发明的控制器不需要通过数字锁定回路与开环电路来调整，相反地，本发明的控制器使用回馈的方式来自动调整时脉信号的延迟时间，以完成锁定与校验功能，因此时脉信号可以实时地回馈至控制器，而不会浪费额外的时间。另外，采用本发明的控制器的高速读写接口不会受到时脉信号的工作周期改变或颤动(jitter)的影响，且不用受到数字锁定回路的精度限制。本发明的控制器更可以使用自动配置路径布局(Auto Place Route layout，简称为APR layout)，而不需要使用全客制化(fully-custom)的设计方式。除此之外，采用本发明的控制器的高速读写接口的数据可以具有32个位元，本发明的控制器可以独立地针对32个位元信号所对应的时脉信号进行调整，因此其位元信号之间的偏斜忍受能力较强。

另外，传统的高速读写接口需要内建测试与自动调整硬体模组来完成读取/写入控制的机制，然而，使用本发明的控制器的高速读写接口仅针对实际使用的数据进行时序的判断。除此之外，目前多数的DDR SDRAM中的输入输出电路中都有回路包裹(loopback)功能，因此使用本发明的控制的DDR SDRAM仅需要增加数字的判断电路即可。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求所界定的为准。

Claims

1.一种读取控制器，用于高速读写接口，且该控制器包括：

第一至第三暂存装置，用以接收数据与时脉信号，并储存该数据，该第一至第三暂存装置分别对该时脉信号延迟一段第一至第三延迟时间，以产生第一至第三延迟时脉信号，并分别根据该第一至第三延迟时脉信号将其所储存的该数据输出为第一至第三数据；

第一异或门，对该第一数据与该第二数据进行异或逻辑运算，以产生第一延迟增加信号；

第二异或门，对该第二数据与该第三数据进行异或逻辑运算，以产生第一延迟减少信号；以及

延迟时间设定装置，用以接收参考延迟时间、该第一延迟增加信号与该第一延迟减少信号，并据此以产生该第一至第三延迟时间；

该第一至第三延迟时间中，第一延迟时间小于第二延迟时间，第二延迟时间小于第三延迟时间；

该数据由该高速读写接口的储存单元所输出，且该第一至第三数据中，第二数据被当作该高速读写接口所输出的读取数据。

2.如权利要求1所述的读取控制器，其特征在于，该第一延迟时间为该第二延迟时间减去第一预定延迟时间，该第三延迟时间为该第二延迟时间加上该第一预定延迟时间。

3.如权利要求2所述的读取控制器，其特征在于，当该第一延迟增加信号为使能且该第一延迟减少信号为禁能时，该延迟时间设定装置增加该第二延迟时间；当该第一延迟增加信号为禁能且该第一延迟减少信号为使能时，该延迟时间设定装置减少该第二延迟时间；当该第一延迟增加信号为禁能且该第一延迟减少信号为禁能时，该延迟时间设定装置维持目前的该第二延迟时间；当该第一延迟增加信号为使能且该第一延迟减少信号为使能时，该延迟时间设定装置维持目前的该第二延迟时间。

4.如权利要求2所述的读取控制器，其特征在于，该第一预定延迟时间与制程有关。

5.如权利要求1所述的读取控制器，其特征在于，该参考延迟时间等于该时脉信号的四分之一周期。

6.如权利要求5所述的读取控制器，其特征在于，该时脉信号的四分之一周期是通过该高速读写接口的数字锁定回路而获得。

7.如权利要求1所述的读取控制器，其特征在于，该第二延迟时间的初始值为该参考延迟时间。

8.如权利要求1所述的读取控制器，其特征在于，更包括：

第四与第五暂存装置，用以接收该数据与该时脉信号，并储存该数据，该第四与第五暂存装置分别对该时脉信号延迟一段第四与第五延迟时间，以产生第四与第五延迟时脉信号，并分别根据该第四与第五延迟时脉信号输出第四与第五数据；

第三异或门，对该第四数据与该第二数据进行异或逻辑运算，以产生第二延迟增加信号；以及

第四异或门，对该第五数据与该第二数据进行异或逻辑运算，以产生第二延迟减少信号；

其中该延迟时间设定装置根据该参考延迟时间、该第一与第二延迟增加信号、该第一与第二延迟减少信号产生该第一至第五延迟时间，该第四延迟时间小于该第一延迟时间，该第五延迟时间大于该第三延迟时间。

9.如权利要求8所述的读取控制器，其特征在于，该第一延迟时间为该第二延迟时间减去第一预定延迟时间，该第四延迟时间为该第二延迟时间减去第二预定延迟时间，该第三延迟时间为该第二延迟时间加上该第一预定延迟时间，该第五延迟时间为该第二延迟时间加上该第二预定延迟时间，该第一预定延迟时间小于该第二预定延迟时间。

10.如权利要求9所述的读取控制器，其特征在于，当该第一与第二延迟增加信号为禁能且该第一与第二延迟减少信号为禁能时，该延迟时间设定装置维持目前的该第二延迟时间；当该第一与第二延迟增加信号为禁能且该第一与第二延迟减少信号为使能时，该延迟时间设定装置将该第二延迟时间减去第二差值；当该第一与第二延迟增加信号为使能且该第一与第二延迟减少信号为禁能时，该延迟时间设定装置将该第二延迟时间增加该第二差值；当该第一延迟增加信号为使能且该第二延迟增加信号、该第一与第二延迟减少信号为禁能时，该延迟时间设定装置将该第二延迟时间增加第一差值；当该第二延迟减少信号、该第一与第二延迟增加信号为禁能且该第一延迟减少信号为使能时，该延迟时间设定装置将该第二延迟时间减少该第一差值；该第一差值小于该第二差值。

11.如权利要求1所述的读取控制器，其特征在于，该第一至第三暂存装置分别包括第一至第三可变延迟电路，以及分别包括至少一第一至第三触发器，其中该第一至第三可变延迟电路分别对该时脉信号延迟该第一至第三延迟时间，以产生该第一至第三延迟时脉信号，且该第一至第三触发器储存该数据，并分别根据该第一至第三延迟时脉信号将其所储存的该数据输出为该第一至第三数据。

12.如权利要求4所述的读取控制器，其特征在于，当制程为90纳米制程时，该第一预定延迟时间介于10至20微微秒之间。

13.一种写出控制器，用于高速读写接口内，该控制器包括：

第一至第三暂存装置，用以接收来自于该高速读写接口的储存单元的数据与时脉信号，其中该第二与第三暂存装置储存该数据，该第一暂存装置对该数据延迟一段第一延迟时间，以产生与储存第一延迟数据，该第三暂存装置对该时脉信号延迟一段第三延迟时间，以产生第三延迟时脉信号，该第一暂存装置根据该时脉信号将其所储存的该第一延迟数据输出为第一数据，该第二与第三暂存装置分别根据该时脉信号与第三延迟时脉信号将其所储存的该数据输出为第二与第三数据；

第二异或门，对该第二数据与该第三数据进行异或逻辑运算，以产生第一延迟减少信号；

可变延迟电路，用以接收输出时脉信号，并对该输出时脉信号延迟一段第二延迟时间，以产生该时脉信号；

其中该高速读写接口的储存单元根据该时脉信号将该数据写入。

14.如权利要求13所述的写出控制器，其特征在于，该第一延迟时间为保持时间，该第三延迟时间为建立时间。

15.如权利要求14所述的写出控制器，其特征在于，当该第一延迟增加信号为使能且该第一延迟减少信号为禁能时，该延迟时间设定装置对该第二延迟时间加上第一差值；当该第一延迟增加信号为禁能且该第一延迟减少信号为使能时，该延迟时间设定装置对该第二延迟时间减去该第一差值；当该第一延迟增加信号为禁能且该第一延迟减少信号为禁能时，该延迟时间设定装置维持目前的该第二延迟时间；当该第一延迟增加信号为使能且该第一延迟减少信号为使能时，该延迟时间设定装置维持目前的该第二延迟时间。

16.如权利要求14所述的写出控制器，其特征在于，该建立时间与保持时间与制程有关。

17.如权利要求13所述的写出控制器，其特征在于，该参考延迟时间等于该时脉信号的四分之一周期。

18.如权利要求17所述的写出控制器，其特征在于，该时脉信号的四分之一周期是通过该高速读写接口的数字锁定回路而获得。

19.如权利要求13所述的写出控制器，其特征在于，该第二延迟时间的初始值为该参考延迟时间。

20.如权利要求13所述的写出控制器，其特征在于，更包括：

第四与第五暂存装置，用以接收该数据与该时脉信号，其中该第四暂存装置用以对该数据延迟一段第四延迟时间，以产生与储存第四延迟数据，该第五暂存装置对该时脉信号延迟一段第五延迟时间，以产生第五延迟时脉信号，该第四暂存装置根据该时脉信号将其储存的该第四延迟数据输出为第四数据，该第五暂存装置根据该第五延迟时脉信号将其所储存的该数据输出为第五数据；

其中该延迟时间设定装置根据该参考延迟时间、该第一与第二延迟增加信号、该第一与第二延迟减少信号产生该第一至第五延迟时间，该第四延迟时间大于该第一延迟时间，该第五延迟时间大于该第三延迟时间。

21.如权利要求20所述的写出控制器，其特征在于，当该第一与第二延迟增加信号为禁能且该第一与第二延迟减少信号为禁能时，该延迟时间设定装置维持目前的该第二延迟时间；当该第一与第二延迟增加信号为禁能且该第一与第二延迟减少信号为使能时，该延迟时间设定装置将该第二延迟时间减去第二差值；当该第一与第二延迟增加信号为使能且该第一与第二延迟减少信号为禁能时，该延迟时间设定装置将该第二延迟时间增加该第二差值；当该第一延迟增加信号为使能且该第二延迟增加信号、该第一与第二延迟减少信号为禁能时，该延迟时间设定装置将该第二延迟时间增加该第一差值；当该第二延迟减少信号、该第一与第二延迟增加信号为禁能且该第一延迟减少信号为使能时，该延迟时间设定装置将该第二延迟时间减少该第一差值；其中该第一差值小于该第二差值。