CN105911912B - 一种数控机床多传感器数据同步锁存方法 - Google Patents

Abstract

一种数控机床传感数据同步锁存的方法，涉及高端机床制造装备领域，应用范围在机床高端制造装备行业。该方法包含了参数设置、数据锁存、数据融合上传三个功能部分。通过参数设置模块设置采样频率、采样电压幅度、数字信号基准值，数据锁存模块可以同步锁存八路模拟信号与六路数字信号，数据融合上传模块进行数据处理与分析并将数据实时的传输至上位机。这种方法集成化程度高，简化数据获取的方式，并可解决多路传感器数据同步实时性差等问题。

Description

一种数控机床多传感器数据同步锁存方法

技术领域

本发明涉及高端机床制造装备领域，具体应用于安装有多个光栅传感器与多侧位传感的数控机床数据的同步数据锁存。

背景技术

随着电子技术和计算机技术的不断发展，机床测试***的数字化、集成化程度越来越高，测试***也越发复杂，高精度的机床***测试，对测试中多路传感器数据的同步采集性能提出了更高的要求。在现有的机床加工与制造行业，数控机床的数据采集方法单一，普遍的做法是通过数字量采集卡对数字量数据进行获取，通过模拟量采集卡对模拟量数据采集，而且同一时刻的数据间无直接的关联性。

在上述描述的技术中，机床多轴数据获取的同时，必须同时对多侧位的传感器数据进行获取，需要外置设备进行同步，导致采样的数据的实时性不高。同一位置多侧位传感器数据与光栅等位置反馈信息数据可能不同步。目前大多数机床除了X，Y，Z三轴，三个旋转轴A、B、C，还会增加如力矩传感器、光传感器，温度传感器、噪声传感器等多个传感装置，提出一种可以同时测量6通道数字量与8通道模拟量的方法很有必要。结合发明中提供的方法，可以完成模拟量与数字量的同步采样，且同步可靠，方法简便，实时性高。

本发明公布了一项关于机床高速加工过程参数同步触发采集的新方法。

发明内容

本发明的目的在于解决数控机床多侧位传感数据获取同步性差、位置触发锁存方式复杂，而提出的一种可以对6路数字信号，8路模拟信号同步锁存获取的数据同步采集方法

为实现上述目的，本方案采用的技术措施如下：

一种数控机床的多侧位传感数据获取方法主要获取数据源包括了模拟信号与数字信号。模拟通道可以实现8通道数据同步采集，数字通道可以实现6通道信号采集，模拟信号的采样频率由触发条件决定,数字信号频率分为两部分，第一部分计数频率，第二部分为上传频率。数字信号的计数频率为10Mhz,上传频率取决于触发条件，即上传频率等于触发频率。如此的条件下，方可实现数字信号与模拟信号同步采集。

如图1所示，本发明所描述的数控机床多侧位传感器数据获取方法包括了以下五个外设部分：高速AD模块(AD7606)，FPGA模块、片选模块，ARM微处理器模块，USB传输模块。ARM微处理器通过FSMC总线与高速AD模块连接，ARM微处理器通过FSMC总线与FPGA模块连接、ARM微处理器通过FSMC总线与USB传输模块连接，它们之间的数据通信方式由片选模块进行分配，主要是指74LS139译码器对地址总线译码，ARM微处理器从AD模块中读取模拟量时，74LS139对地址总线译码，选中AD模块，ARM微处理器从FPGA模块中读取数字量时，74LS139对地址总线译码，选中FPGA模块，ARM微处理器将数据上传到上位机时，74LS139对地址总线译码，选中USB传输模块，从而在特定的时刻，片选模块可以实现微处理器与各外部功能连接的桥梁，这样总线的利用率最大。

1、FPGA模块中包含有六路并行通道，计数模块与触发模块，清零模块。计数模块完成正常的信号滤波与采集。如图5所示，滤波电路由两个D触发器组成，分别标示为inst1与inst2，第一个D触发器inst1锁存管脚A1的信号，第二个D触发器inst2对第一个D触发器信号进行锁存，然后两个输出信号相与得到最终信号，此过程可以将毛刺除掉，滤除杂波。触发模块包含了数据缓存与数据比较，通过数据比较设定条件，判断是否产生触发条件。清零模块有清零信号与外部IO控制，设置IO电平为高电平，清零信号有效，出现清零信号后，计数器内部的数据被清零。如果IO电平为低电平，清零信号无效，计数器内部数据不会被清零。

2、ADC数据转换模块可以同时对八路模拟信号同步采样。具体接线方式如图7所示，外部触发信号启动采样时，八路模拟信号开始同步采样，当采样完成时，AD7607芯片的busy线产生高电平通知ARM处理器取走数据，AD模块的转化范围由AD7606芯片的RANGE管脚控制，如果ARM控制RANGE为高电平，采集电压范围为-5V～5V，如果ARM控制RANGE电平为低电平，采集电压范围为-10V到10V。

3、ARM微处理器模块起到信息中继作用，信息分为上行信息与下行信息，上行信息指实际采样的数据，下行信息指用户的设置参数，参数包括触发步距，采样频率，AD转化范围，数据是否滤波，清零功能。ARM微处理器处理对上行信息进行数据处理与数据预判，然后转发。对下行信息进行解包后无条件的转发，不做处理。

4、片选模块起到规则仲裁作用。将AB22，AB23通过74LS139连接到FPGA模块、AD模块、USB模块，如图6所示，AB22，AB23是FSMC的地址线，如果AB22为低，AB23为低，则USB模块被选中，其基地址为0x60000000；如果AB22为高，AB23为低，则AD模块被选中，其基地址为0x60800000,如果AB22为低，AB23为高，则FPGA模块被选中，其基地址为0x61000000；FPGA内部建立多个FIFO模块，其作用为数据缓存和接受缓冲，将地址线AB20，AB19，AB18，AB17引入FPGA模块内部，经过两片74LS139级联实现FIFO的选择。

采集卡接受上位机用户设置，用户通过设置软件设置采集卡的触发步距或是触发时间。ARM控制器将设置参数传送至FPGA模块内部。ARM与外部设备通过总线连接，通过总线复用达到三个外设时分复用的效果。当满足触发条件时，FPGA模块中的触发端口会产生触发脉冲，该触发脉冲有两个作用，第一：与AD模块的转化端相连，可以同步触发AD模块对此刻的外界模拟量进行采样。第二：触发脉冲控制FPGA内部计数模块的数据更新到对应FIFO中。AD模块转化完成后通过中断通知ARM微处理器获取由触发脉冲产生的新数据，ARM微处理器取得模拟量和数字量的数据后(共14个通道的数据)对数据进行规则约束。如果用户通过上位机选择数据滤波功能，模拟量信号可以通过平滑滤波对数据进行初步整形。然后再将数据打包传输。如果用户选择原始数据上传，则原始数据上传。

本发明的有益效果：通过将数控机床多侧位传感数据获取方法，可以将数控机床的每一个轴的位置信息与传感器数据进行一一对应，经过该方法中的核心ARM微处理器的协调，ARM微处理器可以接受缓存上位机下发的各种指令，内部同时可以对数据进行各种滤波处理，释放了上位机软件的数据处理压力，这样上传的数据即是实际在测得数据。不仅简化了现有数控机床测试过程中多路数据获取的方法，同时解决了现有的数据采集卡同步采集时容易受上位机软件程序影响而出现的实时性问题，由于该方法的实时性非常好，对于数控机床测量与加工领域具备广泛的意义。

附图说明

图1为本发明的模块结构描述图

图2为本发明中微处理器协同数据处理的软件流程图

图3为本发明中等时采样示意图

图4为本发明中的等距采样示意图

图5为本发明中的数字滤波电路图

图6为本发明中的片选模块示意图

图7为本发明中的AD模块连接图

具体实施方式

下面结合附图及具体实施例对本发明进行进一步的详细说明。

一种数控机床传感数据同步锁存方法包括了等时采样与等距采样两种模式。上述描述的高速AD模块(AD7606)负责对8路模拟信号进行同步采集，采样频率由根据实际情况而确定，触发信号源在不同的工作模式下有差异，若是在等时采样模式下，触发源为FPGA内部时钟分频产生，若等距采样模式下，则触发源为FPGA模块比较产生。

本领域的人很容易理解，FPGA模块主要对以光栅为主的类似编码器信号进行计数，计数频率由FPGA模块控制，所以输入的数字信号是两路方波，且方波具备相位差90°。

ARM微处理器内部必须拥有大量的RAM区存取数据，负责对数据的缓冲，避免数据没有及时发送而出现的丢包现象。

FPGA模块负责对6路编码器信号进行计数，6路编码器A，B两相信号进入FPGA模块后，在同一时钟的驱动下(该时钟频率为10Mhz),对原始信号进行滤波，对6路信号进行同步四细分与辨向操作，然后通过32位的内部计数模块计数，一次产生6个32位的数值，将6个通道的数据分为6组，位宽为16bit的FIFO也分为6组，每组FIFO中包括高位FIFO与低位FIFO，第一组数据会被分为高16位与低16位，将高16位存入第一组FIFO的高位FIFO内，低16位存入第一组FIFO的低位FIFO中，第二组数据会被分为高16位与低16位，将高16位存入第二组FIFO的高位FIFO内，低16位存入第二组FIFO的低位FIFO中，第三组数据会被分为高16位与低16位，将高16位存入第三组FIFO的高位FIFO内，低16位存入第三组FIFO的低位FIFO中，第四组数据会被分为高16位与低16位，将高16位存入第四组FIFO的高位FIFO内，低16位存入第四组FIFO的低位FIFO中，第五组数据会被分为高16位与低16位，将高16位存入第五组FIFO的高位FIFO内，低16位存入第五组FIFO的低位FIFO中，第六组数据会被分为高16位与低16位，将高16位存入第六组FIFO的高位FIFO内，低16位存入第六组FIFO的低位FIFO中，最后微处理器通过16位的总线依次读取FIFO内的数值到公共RAM区。

数控机床多侧位传感器数据同步锁存获取方法具体步骤如下：

图2所示，微处理器上电后，根据设置模式选择***的工作模式，软件触发与硬件触发模式。

假若工作于软件触发模式下，触发源来自FPGA内部的时钟分频，分频系数来自ARM微处理器，根据分频后的时钟，触发源在固定的时间间隔间产生高脉冲，该脉冲同步触发AD模块与FPGA内部数据缓存模块。故两个模块中的信号可以实现同步。

步骤1：ARM微处理器将分频系数传输至FPGA模块，FPGA模块定时产生5V高脉冲触发，此高脉冲的频率必须固定不变，这是实现高精度采样的基准，同时此基准也作为步骤5中的离散近似连续的依据。产生的5V脉冲通过图3中的线1控制AD模块的启动采样,这样可以将模拟量信号按等时距采样。

步骤2：AD模块接收到5V脉冲后，立即完成一次8通道数据采样，当数据采样完成后会产生一个采样完成信号，此信号与ARM微处理器模块相连，如图3所示。

步骤3：微处理器模块配置成外部中断模式，若AD模块转化完成，则触发外部中断。

步骤4：微处理器进入外部中断后，对步骤2中产生的数量进行读取，一次性将所有通道的数据由总线传输至微处理器内部RAM。

步骤5：然后对FPGA数据进行读取。FPGA模块中的信号计数频率为10MHZ，触发5V高脉冲的频率最大为10KHZ，相比AD模块的转化速率，可将计数值近似为真实连续的信号，高脉冲产生时，将计数器当前值弹入FIFO中缓存，微控制器将预先缓存的数据传输至微处理器内部RAM，时间间隔与AD模块一致。

步骤6：缓存到内部RAM内的数据，微处理器模块将RAM内FPGA数据与AD数据进行一一匹配，然后按照约定好格式进行数据上传。具体格式：帧头+6通道数字量+8通道模拟量+校验和，帧头定义为0x68,0x11,校验和为传送内容的累加和，微处理器中再判断是否有上发的数据，根据片选模块的仲裁机制对数据进行上发。至此，一个数据包的流程完毕。在触发高脉冲的推动下，可以完成大批量的数据同步采集。

若处理器上电后被选择为硬件触发模式，那么将以一路通道作为基准进行触发，具体实施如下：

假设触发距离设置为N,首先上位机软件通过USB接口，将N值下发到微处理器中，微处理器接受到N的值时，关闭所有中断，将N值再下发到FPGA模块中的内部FIFO，计数通道6被选为基准。FPGA中的基准模块如图4所示，将FIFO内的数据读取到内部预设模块中。

当基准模块接入编码器后，将计数模块中的当前值会被传输到基准模块，当计数值正向更新一次，预设值增加1，计数值负向更新一次，预设值减掉1，当预设值变为0或为2N时，基准模块产生一个触发信号，同时预设值自动变为N以便下一次触发。如图4所示，图中标号为1的线为同步信号线，同步信号线同时与其他计数模块相连，其他模块虽然可以计数，但是如果同步信号线不产生高脉冲信号，其他光栅模块的计数值不会被锁存，也不会传至下一级结构中。

同步信号线为触发信号，作为其他路锁存信号同时也作为AD模块的数据启动转换信号。

这样AD模块与FPGA模块间通过触发信号，在同一基准模块的同一位置处进行数据的获取，AD模块转化完成后数据通过总线送入ARM微处理器，ARM微处理器同时将锁存的FPGA信号读入内部RAM中。

ARM微处理器需要与三个外设同时交互，故其中的仲裁机制对数据传送启动重要的作用。片选模块的核心是仲裁机制，三个外设的片选信号管脚接到74ls139的输出端，74ls139的输入端接地址线，那么通过地址线上的电平区别，就可以对外设进行区分，完成数据的获取与传输。微控制器只需要给出外设地址，便可以进行数据通道的选择。

微处理器通过图3中的线3分别对AD模块数据与FPGA中的FIFO中的数据进行搬移。

本发明所述***中未具体描述的模块均为现有技术中的成熟模块，因此不对其具体实现方式阐述。

上述实施例仅为本发明较佳的实施方式，但本发明的实施方式并不局限于此，在任何未背离本发明的精神实质与原理下所作的改正、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (2)

1.一种数控机床多传感器数据同步锁存方法，其特征在于：

获取数据源包括了模拟信号与数字信号；模拟通道实现8通道数据同步采集，数字通道实现6通道信号采集，模拟信号的采样频率由触发条件决定,数字信号频率分为两部分，第一部分计数频率，第二部分为上传频率；数字信号的计数频率为10Mhz，上传频率等于触发频率；所应用的装置包括高速AD模块，FPGA模块、片选模块，ARM微处理器模块，USB传输模块；高速AD模块采用AD7606；ARM微处理器通过FSMC总线与高速AD模块连接，ARM微处理器通过FSMC总线与FPGA模块连接、ARM微处理器通过FSMC总线与USB传输模块连接，它们之间的数据通信方式由片选模块进行分配，即74LS139译码器对地址总线译码，ARM微处理器从AD模块中读取模拟量时，74LS139对地址总线译码，选中AD模块，ARM微处理器从FPGA模块中读取数字量时，74LS139对地址总线译码，选中FPGA模块，ARM微处理器将数据上传到上位机时，74LS139对地址总线译码，选中USB传输模块；

FPGA模块中包含有六路并行通道，计数模块与触发模块，清零模块；计数模块完成正常的信号滤波与采集；滤波电路由两个D触发器组成，分别标示为inst1与inst2，第一个D触发器inst1锁存管脚A1的信号，第二个D触发器inst2对第一个D触发器信号进行锁存，然后两个输出信号相与得到最终信号；触发模块通过数据比较设定条件，判断是否产生触发条件；清零模块由清零信号与外部IO控制，设置IO电平为高电平，清零信号有效，出现清零信号后，计数器内部的数据被清零；如果IO电平为低电平，清零信号无效，计数器内部数据不会被清零；

外部触发信号启动采样时，八路模拟信号开始同步采样，当采样完成时，AD7607芯片的busy线产生高电平通知ARM处理器取走数据，AD模块的转化范围由AD7606芯片的RANGE管脚控制，如果ARM控制RANGE为高电平，采集电压范围为-5V～5V，如果ARM控制RANGE电平为低电平，采集电压范围为-10V到10V；

ARM微处理器模块信息分为上行信息与下行信息，上行信息指实际采样的数据，下行信息指用户的设置参数，参数包括触发步距，采样频率，AD转化范围，数据是否滤波，清零功能；ARM微处理器处理对上行信息进行数据处理与数据预判，然后转发；对下行信息进行解包后无条件的转发，不做处理；

具体包括以下步骤：

步骤1：ARM微处理器将分频系数传输至FPGA模块，FPGA模块定时产生5V高脉冲触发，此高脉冲的频率必须固定不变；产生的5V脉冲控制AD模块的启动采样,这样能够将模拟量信号按等时距采样；

步骤2：AD模块接收到5V脉冲后，立即完成一次8通道数据采样，当数据采样完成后会产生一个采样完成信号，此信号与ARM微处理器模块相连；

步骤3：微处理器模块配置成外部中断模式，若AD模块转化完成，则触发外部中断；

步骤4：微处理器进入外部中断后，对步骤2中产生的数量进行读取，一次性将所有通道的数据由总线传输至微处理器内部RAM；

步骤5：然后对FPGA数据进行读取；FPGA模块中的信号计数频率为10MHZ，触发5V高脉冲的频率最大为10KHZ，高脉冲产生时，将计数器当前值弹入FIFO中缓存，微控制器将预先缓存的数据传输至微处理器内部RAM，时间间隔与AD模块一致；

步骤6：缓存到内部RAM内的数据，微处理器模块将RAM内FPGA数据与AD数据进行一一匹配，然后按照约定好格式进行数据上传。

2.根据权利要求1所述的方法，其特征在于：

将AB22，AB23通过74LS139连接到FPGA模块、AD模块、USB模块，AB22，AB23是FSMC的地址线，如果AB22为低，AB23为低，则USB模块被选中，其基地址为0x60000000；如果AB22为高，AB23为低，则AD模块被选中，其基地址为0x60800000,如果AB22为低，AB23为高，则FPGA模块被选中，其基地址为0x61000000；FPGA内部建立多个FIFO模块，其作用为数据缓存和接受缓冲，将地址线AB20，AB19，AB18，AB17引入FPGA模块内部，经过两片74LS139级联实现FIFO的选择。