CN105897260A - 一种用于射频锁相环的快速自动频率校准电路及校准方法 - Google Patents
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Abstract
本发明涉及一种用于射频锁相环的快速自动频率校准电路及校准方法，能够使采用本电路的射频锁相环在较低的压控增益条件下覆盖较大的输出带宽，同时具备较快的锁定速度。本电路采用准闭环结构，包括一个电压比较器、一个脉冲产生器和一个计数器模块，具有结构简单、锁定速度快的特点。计数器模块使用二分查找法和超前进位加法器进一步缩短了锁相环频率粗调节时间，从而加速锁定过程。
Description
技术领域
本发明涉及一种应用于射频锁相环(Phase Locked Loop,简称PLL)的快速自动频率校准(Auto Frequency Calibration,简称AFC)电路。
背景技术
PLL是射频接发芯片中的一个重要模块，其噪声性能直接影响到通信质量。压控振荡器(VCO)作为PLL的核心模块，对PLL的输出频率范围和相位噪声性能有决定性的影响。为了设计具有宽调谐范围的VCO，一种方法是增加VCO的压控增益Kvco，但这种方式会显著恶化相位噪声性能；另一种方法是以开关电容阵列取代固定电容，兼顾宽调谐范围和低相位噪声的要求。由于加入了电容阵列，VCO的带宽被划分为了许多个单独的子频段，在每个子频段上通过调节变容二极管的电容值小幅改变振荡频率。当外界产生干扰或者锁相环的分频比改变时，需要AFC电路产生电容阵列控制字来选择电容阵列，让VCO工作在合适的子频段。同时，通信的时效性又要求锁相环有较快的锁定速度，因此研究能够快速锁定的低相位噪声PLL具有非常重要的意义。PLL的锁定时间包括频率粗调节时间和频率细调节时间两部分。采用快速AFC电路能够减小频率粗调节时间，从而加速PLL的锁定速度。
现有AFC主要有开环和闭环两种结构。闭环结构中，每次AFC的比较都需要在调谐电压Vctrl稳定之后才能进行，因而锁定时间较长。开环结构中，AFC进行选带时PLL开路，Vctrl接到一个参考电压上(通常是电源电压一半)，VCO输出频率经过N分频后进入计数器计数，同时参考频率信号fref也进入计数器，先溢出的计数器输入频率高，从而调整电容整列控制字。由于计数器输入信号的初始相位不一定相同，为了保证校准的精度，要求计数器有足够高的位数，但是过高的计数器位数会降低AFC校准的速度，延长PLL的锁定时间。
发明内容
本发明为了克服现有AFC速度慢的问题，提供一种用于射频锁相环的快速自动频率校准电路及校准方法。
本发明的上述技术问题主要是通过下述技术方案得以解决的：
一种用于射频锁相环的快速自动频带校准电路，采用准闭环结构，包括依次连接的电压比较器、脉冲发生器和计数器模块；所述计数器模块包括依次连接的5位四路选择器、5位超前进位加法器、5位双路选择器一、5位寄存器以及5位双路选择器二；所述5位四路选择器的两个输入端分别连接两个5位移位寄存器，分别是5位移位寄存器S1和5位移位寄存器S2；所述5位双路选择器一还分别与5位寄存器以及5位双路选择器二连接；所述5位移位寄存器S1用作加法移位寄存器，存放加数的原码；5位移位寄存器S2用作减法移位寄存器，存放减数的补码；每次比较过程之后加法移位寄存器右移一位，最高位移入0，实现原码减半的功能；减法移位寄存器右移一位，最高位移入1，实现补码减半的功能。
在上述的一种用于射频锁相环的快速自动频带校准电路，所述5位超前进位加法器既能进行加法运算又能进行减法运算，其中减法通过加上减数的补码实现。变换过程中，加法器根据电压比较过程的结果确定进行加法或减法运算。加法运算时，VHO选通四位选路器的C<4:0>端，加计数移位寄存器中存放的原码输入超前进位加法器。减法运算时，VLO选通四位选路器的A<4:0>端，减计数移位寄存器中存放的补码输入超前进位加法器。超前进位加法器较普通全加器有明显的速度优势，能够提高AFC电路选带速度
一种用于射频锁相环的快速自动频带校准方法，包括：初始化过程、电压比较过程和变换过程。
初始化过程：断开锁相环路，同时将压控振荡器控制电压Vt设置为电源电压的一半(本电路中为0.9V)，电容阵列控制字B<4:0>设置为“10000”，
加计数移位寄存器初始值Count+<4:0>为“01000”,减计数移位寄存器初始值Count-<4:0>为“11000”。
电压比较过程：电压比较过程闭合锁相环路，Vt与参考电压下限VL和上限VH进行比较(本电路中分别为0.5V和1.4V)。当Vt>VH时，电压比较器VHI端输出高电平，VLI端输出低电平，脉冲产生器VHO端和SW1端产生短暂高电平脉冲；当Vt<VL时，电压比较器VLI端输出高电平，VHI端输出低电平，脉冲产生器VLO端和SW1端产生短暂高电平脉冲；当VL<Vt<VH时，VHI和VLI均输出低电平，脉冲产生器无输出。
变换过程：VHO端的脉冲选通计数器模块的加计数通路，使得B<4:0>增加Count+<4:0>；VLO端的脉冲选通计数器模块的减计数通路，使得B<4:0>增加Count-<4:0>。脉冲产生器SW1端输出的Sw脉冲用来把Vt再次设置为0.9V，并触发计数器模块中的两个移位寄存器右移一位，从而达到Count+<4:0>和Count-<4:0>减半的目的,然后进行下一轮的电压比较过程。电压比较过程和变换过程将交替进行直到VL<Vt<VH，VHI和VLI均输出低电平，此时的B<4:0>就是合适的值。
在上述的一种用于射频锁相环的快速自动频带校准方法准，初始化过程中锁相环从压控振荡器输入端断开，并将该输入端接到一个参考电压，本电路的参考电压为1/2电源电压。电压比较过程和变换过程中锁相环闭环，变化过程之后锁相环断开进入下一个电压比较过程。
在上述的一种用于射频锁相环的快速自动频带校准方法准，采用了二分查找法搜索最优电容阵列控制字。每一次变换过程中两个移位寄存器中的数据都右移一位，其中加计数移位寄存器从高位移入0，其数值依次为8,4,2,1；减计数移位寄存器从高位移入1，其数值依次为-8，-4，-2，-1。每一次变换过程之后，电容阵列控制字的搜索范围减小一半。使用顺序查找的时间复杂度为O(2n)，使用二分查找法的时间复杂度为O(n)，n为电容阵列控制字位数。采用二分查找法能够显著减小比较次数，从而加快AFC电路选带，而且随着电容阵列控制字位数n增大，采用二分查找法的优越性越明显。
本发明采用了新型的准闭环结构，电路结构简单；通过二分查找法搜索最优电容阵列控制字，有效减小比较次数，进而缩短PLL频率粗调节时间；计数器模块中的采用超前进位加法器，比传统的串行加法器速度更快，进一步缩短锁定时间；计数器模块通过补码进行减计数，降低硬件复杂度。
附图说明
图1是本发明所涉及的AFC电路***框图。
图2是本发明所涉及的AFC电路工作流程图。
图3是本发明所涉及的计数器模块结构图。
具体实施方式：
图1是AFC电路***框图，包括电压比较器、脉冲产生器和计数器模块三个部分。电压比较器VL端和VH端分别由外部输入参考电压下限(0.5V)和参考电压上限(1.4V)；输入端Vt接VCO的输入端，其输入值为VCO的控制电压；输出端VHI接脉冲产生器的IN1端，当Vt>VH时输出高电平；输出端VLI接脉冲产生器的IN2端，当Vt<VL时输出高电平。脉冲产生器的输入端IN1、IN2分别接电压比较器的VHI和VLI端；输出端Out1和Out2分别接计数器模块的Cnt+和Cnt-；SW1端接计数器模块的SW2端；CLK端接入外部时钟信号。计数器模块输入端Cnt+和Cnt-分别接脉冲产生器的Out1和Out2；SW2端接脉冲产生器的SW1端；输出端Out接电容阵列的控制开关，其输出值B<4:0>为五位电容阵列控制字，初始值为“10000”；CLK时钟信号由外部接入。
图2是AFC电路工作流程图，工作过程包括：初始化过程、电压比较过程和变换过程。初始化过程断开锁相环路，同时将压控振荡器控制电压Vt设置为电源电压的一半(本电路中为0.9V)，电容阵列控制字B<4:0>设置为“10000”，加计数移位寄存器初始值Count+<4:0>为“01000”,减计数移位寄存器初始值Count-<4:0>为“11000”。电压比较过程闭合锁相环路，Vt与参考电压下限VL和上限VH进行比较(本电路中分别为0.5V和1.4V)。当Vt>VH时，电压比较器VHI端输出高电平，VLI端输出低电平，脉冲产生器VHO端和Sw端产生短暂高电平脉冲；当Vt<VL时，电压比较器VLI端输出高电平，VHI端输出低电平，脉冲产生器VLO端和Sw端产生短暂高电平脉冲；当VL<Vt<VH时，VHI和VLI均输出低电平，脉冲产生器无输出。变换过程中，VHO端的脉冲选通计数器模块的加计数通路，使得B<4:0>增加Count+<4:0>；VLO端的脉冲选通计数器模块的减计数通路，使得B<4:0>增加Count-<4:0>。Sw端的脉冲用来把Vt再次设置为0.9V，并触发计数器模块中的两个移位寄存器右移一位，从而达到Count+<4:0>和Count-<4:0>减半的目的,然后进行下一轮的电压比较过程。电压比较过程和变换过程将交替进行直到VL<Vt<VH，VHI和VLI均输出低电平，此时的B<4:0>就是合适的值。
图3是AFC电路中的计数器模块结构图，包括一个5位超前进位加法器，一个5位寄存器，一个5位四路选择器，两个5位双路选择器和两个移位寄存器，其中S1是减计数移位寄存器，S2是加计数移位寄存器。S1的D1端口接高电平，CLK1接脉冲产生器的SW1端，每当SW1端出现高电平脉冲时，S1中的数据Count-<4:0>右移一位，最高位移入“1”，输出端Q1<4:0>接5位四路选择器的A<4：0>端。S2的D2端口接低电平，CLK2接脉冲产生器的SW1端，每当SW1端出现高电平脉冲时，S2中的数据Count+<4:0>右移一位，最高位移入“0”，输出端Q2<4:0>接5位四路选择器的C<4：0>端。5位四路选择器的A<4:0>和C<4:0>分别接S1的Q1<4:0>和S2的Q2<4:0>，B<4:0>和D<4:0>不接，a1和a2端口分别接脉冲产生器的VHO和VLO端口，Y<4:0>接5位超前进位加法器的B<4:0>,当a1出现高电平时C<4:0>被选通到Y<4：0>输出，当a2出现高电平时A<4:0>被选通到Y<4：0>输出。5位超前进位加法器A<4：0>端与5位双路选择器1的A<4:0>端、5位寄存器SN<4:0>端和Q<4:0>端、5位双路选择器2B<4：0>端相连；5位超前进位加法器B<4:0>端与5位四路选择器Y<4:0>端相连；输入进位端CI接低电平；输出进位端CO不接；5位超前进位加法器输出端Y<4:0>接5位双路选择器1的B<4:0>端。5位双路选择器1的A<4:0>端与5位超前进位加法器A<4：0>端、5位寄存器SN<4:0>端和Q<4:0>端、5位双路选择器2B<4：0>端相连；5位双路选择器1的B<4:0>端接5位超前进位加法器输出端Y<4:0>；5位双路选择器1的输出端Y<4:0>接5位寄存器A<4:0>端；a端接外部电路输入控制信号1。5位寄存器SN<4:0>端接5位双路选择器1的A<4:0>端、5位超前进位加法器A<4：0>端、5位寄存器Q<4:0>端、5位双路选择器2B<4：0>端；5位寄存器A<4:0>端接5位双路选择器1的输出端Y<4:0>；CLK端由外部时钟信号经过一个反相器输入；Reset<4:0>端由外部输入，用于将5位寄存器的初始值设置为“10000”；输出端Q<4:0>接5位超前进位加法器A<4：0>端、5位双路选择器1的A<4:0>端、5位寄存器SN<4:0>端、5位双路选择器2B<4：0>。5位双路选择器2A<4：0>端由外部接入Carry_In<4:0>，取值为“10000”；5位双路选择器2B<4：0>端接5位超前进位加法器A<4：0>端、5位双路选择器1的A<4:0>端、5位寄存器SN<4:0>端和Q<4:0>端；b端接外部电路输入控制信号2；5位双路选择器2Y<4:0>端与电容阵列控制开关连接，输出值B<4:0>为电容阵列控制字。
脉冲产生器的输出VHO和VLO作为四路选择器的选通信号，当VLO有脉冲输出时，S1被选通，Count-<4:0>输入5位超前进位加法器；当VHO有脉冲输出时S2选通，Count+<4:0>输入5位超前进位加法器；VHO和VLO均无输出表明AFC已经找到合适的电容阵列控制字。脉冲产生器SW1端输出的Sw信号作为两个移位寄存器的CLK端时钟信号，每当SW1端口出现高电平脉冲数据右移一位。S1中存储的Count-<4:0>初始化为“11000”，输入端接高电平，每次移位最高位输入1；S2中存储的Count+<4:0>初始化为“01000”，输入端接低电平，每次移位最高位输入0。每向右移位一次，S1、S2中的数据减半，从而将最优电容阵列控制字搜索区间折半。计数器模块的减法功能是通过补码来实现的。例如电容阵列控制字需要减小八位，则通过加上八的补码11000来实现，每次移位从高位输入1，依次得到11100,11110和11111，分别是-4，-2和-1的补码。计数器模块的加法功能通过原码实现。例如电容阵列控制字需要增加八位，则通过加上八的原码01000，每次移位从高位输入0，依次得到00100,00010和00001，分别是4,2,1的原码。
本文中所描述的具体实施例仅仅是对本发明精神作举例说明。本发明所属技术领域的技术人员可以对所描述的具体实施例做各种各样的修改或补充或采用类似的方式替代，但并不会偏离本发明的精神或者超越所附权利要求书所定义的范围。
Claims (5)
1.一种用于射频锁相环的快速自动频带校准电路，其特征在于：采用准闭环结构，包括依次连接的电压比较器、脉冲发生器和计数器模块；所述计数器模块包括依次连接的5位四路选择器、5位超前进位加法器、5位双路选择器一、5位寄存器以及5位双路选择器二；所述5位四路选择器的两个输入端分别连接两个5位移位寄存器，分别是5位移位寄存器S1和5位移位寄存器S2；所述5位双路选择器一还分别与5位寄存器以及5位双路选择器二连接；所述5位移位寄存器S1用作加法移位寄存器，存放加数的原码；5位移位寄存器S2用作减法移位寄存器，存放减数的补码；每次比较过程之后加法移位寄存器右移一位，最高位移入0，实现原码减半的功能；减法移位寄存器右移一位，最高位移入1，实现补码减半的功能。
2.根据权利要求1所述的一种用于射频锁相环的快速自动频带校准电路，其特征在于：所述5位超前进位加法器既能进行加法运算又能进行减法运算，其中减法通过加上减数的补码实现；变换过程中，加法器根据电压比较过程的结果确定进行加法或减法运算；加法运算时，VHO选通四位选路器的C<4:0>端，加计数移位寄存器中存放的原码输入超前进位加法器；减法运算时，VLO选通四位选路器的A<4:0>端，减计数移位寄存器中存放的补码输入超前进位加法器；超前进位加法器较普通全加器有明显的速度优势，能够提高AFC电路选带速度。
3.一种用于射频锁相环的快速自动频带校准方法，其特征在于，包括：初始化过程、电压比较过程和变换过程；
初始化过程：断开锁相环路，同时将压控振荡器控制电压Vt设置为电源电压的一半(本电路中为0.9V)，电容阵列控制字B<4:0>设置为“10000”，加计数移位寄存器初始值Count+<4:0>为“01000”,减计数移位寄存器初始值Count-<4:0>为“11000”；
电压比较过程：电压比较过程闭合锁相环路，Vt与参考电压下限VL和上限VH进行比较(本电路中分别为0.5V和1.4V)；当Vt>VH时，电压比较器VHI端输出高电平，VLI端输出低电平，脉冲产生器VHO端和SW1端产生短暂高电平脉冲；当Vt<VL时，电压比较器VLI端输出高电平，VHI端输出低电平，脉冲产生器VLO端和SW1端产生短暂高电平脉冲；当VL<Vt<VH时，VHI和VLI均输出低电平，脉冲产生器无输出；
变换过程：VHO端的脉冲选通计数器模块的加计数通路，使得B<4:0>增加Count+<4:0>；VLO端的脉冲选通计数器模块的减计数通路，使得B<4:0>增加Count-<4:0>；脉冲产生器SW1端输出的Sw脉冲用来把Vt再次设置为0.9V，并触发计数器模块中的两个移位寄存器右移一位，从而达到Count+<4:0>和Count-<4:0>减半的目的,然后进行下一轮的电压比较过程；电压比较过程和变换过程将交替进行直到VL<Vt<VH，VHI和VLI均输出低电平，此时的B<4:0>就是合适的值。
4.根据权利要求2所述的一种用于射频锁相环的快速自动频带校准方法准，其特征在于：初始化过程中锁相环从压控振荡器输入端断开，并将该输入端接到一个参考电压，本电路的参考电压为1/2电源电压；电压比较过程和变换过程中锁相环闭环，变化过程之后锁相环断开进入下一个电压比较过程。
5.根据权利要求2所述的一种用于射频锁相环的快速自动频带校准方法准，其特征在于：采用了二分查找法搜索最优电容阵列控制字；每一次变换过程中两个移位寄存器中的数据都右移一位，其中加计数移位寄存器从高位移入0，其数值依次为8,4,2,1；减计数移位寄存器从高位移入1，其数值依次为-8，-4，-2，-1；每一次变换过程之后，电容阵列控制字的搜索范围减小一半；使用顺序查找的时间复杂度为O(2n)，使用二分查找法的时间复杂度为O(n)，n为电容阵列控制字位数；采用二分查找法能够显著减小比较次数，从而加快AFC电路选带，而且随着电容阵列控制字位数n增大，采用二分查找法的优越性越明显。
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