CN105897258B - 时数转换器和锁相环 - Google Patents

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Abstract

公开了一种时数转换器(10)，包括：同步块(20)，配置为输出具有脉宽的电压脉冲，所述脉宽基于参考振荡信号(101)和输入振荡信号(107)之间的时间差；电荷泵(41)，布置为接收电压脉冲并将电压脉冲转换为电流脉冲；积分器(50)，包括积分电容器，积分器(50)配置为接收电流脉冲并将电流脉冲积分作为积分电容器上的电荷，从而产生积分器输出电压(115)；以及连续近似寄存器(40)，配置为通过调整积分电容器上的电荷来相对于参考电压确定积分器输出电压(115)以通过连续近似来将积分器输出电压(115)减小至参考电压的最低有效位(D0)，并配置为将确定的积分器输出电压(115)输出为数字信号(125)。公开了一种包括时数转换器(10)的锁相环。

Description

时数转换器和锁相环
技术领域
本公开涉及时数(time to digital)转换器和锁相环。更具体地，本公开涉及一种在数字锁相环中使用的时数转换器以及一种适用于产生啁啾信号的锁相环。
背景技术
锁相环用于产生与输入参考信号具有限定相位关系的输出信号。输出信号通过反馈环与输入参考信号的相位进行匹配，其中通过相位检测器来确定输入参考信号和输出信号之间的相位差。在模拟锁相环中，相位检测器向模拟环路滤波器提供模拟输出，模拟环路滤波器转而向压控振荡器提供输入，其中通过在振荡器和参考信号之间保持固定相位关系，来引起该振荡器的频率跟踪参考信号。在数字锁相环中，时数转换器(TDC)可以用于确定来自频控振荡器的输出与该参考信号之间的定时差。数字锁相环中的环路滤波器可以是数字环路滤波器。在一些数字锁相环中，可以使用数控振荡器。全数字锁相环包括：数字检测器，用于确定相位差；数字环路滤波器；以及数控振荡器。
在锁相环中使用的TDC的分辨率和噪声特性对于确定锁相环的性能特性是至关重要的。
现有技术的高性能锁相环中使用的时数转换器通常包括级联的延迟元件(例如，门控环形振荡器，如在C.-M.Hsu,M.Z.Straayer和M.H.Perrott,“A Low-Noise Wide-BW3.6-GHz Digital SD Fractional-N Frequency Synthesizer With a Noise-ShapingTime-to-Digital Converter and Quantization Noise Cancellation,”IEEE Journalof Solid-State Circuits,vol.43,no.12,pp.2776–2786,2008年12月所述)。在这种架构中，由于延迟线的一元编码(温度计编码)本质，通常对TDC触发器(flip-flops)进行采样产生了问题诸多的接地反弹(ground bounce)。为了提供足够大的动态范围，通过使用计数器来对TDC的相位翘曲(wrapping)进行计数，来扩展TDC动态范围。如果停止信号与计数器时钟一致，则可能毁坏相位信息。此外，每个延迟元件的特性的良好匹配对于避免在延迟匹配中的错误是必不可少的。每个延迟元件的负载电容和有源部件都对于延迟匹配是至关重要的。困难在于获得足够好的匹配以便获得TDC的低噪声特性。
在Zule Xu等人Picosecond Resolution Time-to-Digital Converter UsingGm-C Integrator and SAR-ADC(IEEE Transactions on Nuclear Science,vol.61,No.2,2014年4月)中公开了现有技术中包括连续近似寄存器模数转换器的时数转换器，但是由于这种实现方案消耗太多电力且具有有限的动态范围(在10MHz的转换率下消耗20mW且具有有限的动态范围)，这种实现方案并非是有前景的。
需要一种至少解决上述问题中的一部分的时数转换器。
高性能锁相环的重要应用在于频率调制连续波(FMCW)雷达。这种雷达器件的一个应用是作为车辆中的接近度检测器，例如，用于与障碍物保持安全距离。在这种应用中，(由于将检测到的返回信号的频率用于推断距离)必须产生相对于时间频率具有较高线性变化的啁啾信号。为了得到良好的距离分辨率，需要啁啾发生器的频率输出具有较高程度的精确性。此外，由于高频率调谐范围和所要求的频率变化速率，这种应用较为困难。通常在锁相环的精确度以及变化速率和/或动态范围之间进行折中。公知的用于限制锁相环的输出噪声的策略(诸如，限制锁相环的带宽)与较大调谐范围和较高啁啾速度的要求相矛盾。
需要一种能够至少克服上述问题中的一部分的锁相环。
发明内容
根据本发明的第一方面，提供了一种时数转换器，包括：
同步块，配置为输出具有脉宽的电压脉冲，所述脉宽基于参考振荡信号和输入振荡信号之间的时间差；
电荷泵，布置为接收电压脉冲并将电压脉冲转换为电流脉冲；
积分器，包括积分电容器，所述积分器被配置为接收电流脉冲并将电流脉冲积分作为积分电容器上的电荷，从而产生积分器输出电压；以及
连续近似寄存器，配置为通过连续近似调整积分电容器上的电荷以将积分器输出电压减小至参考电压的最低有效位，来相对参考电压确定积分器输出电压；并配置为将确定的积分器输出电压输出为数字信号。
使用对同步信号进行操作的连续近似寄存器模数转换器(SAR ADC)提供了一种要求较低功率的时数转换器，且该时数转换器具有较低噪声、较高分辨率和较高带宽，其中该同步信号在电流/电荷域中进行积分。这与现有技术中包括SAR ADC的时数转换器的实现方案不同，现有技术中包括SAR ADC的时数转换器教导使用Gm-C转换器运行在电压域中。
电荷泵可以配置为响应于电荷泵控制输入来改变电流脉冲的幅度。这样通过允许改变SAR ADC的分辨率，来允许较宽的动态范围。
时数转换器可以配置为：在将积分器输出电压减小至参考电压的最低有效位内且连续近似寄存器复位之后，保留积分电容器上的剩余电荷。保留这种(与残余电压相对应的)剩余电荷使得SAR ADC的量化水平发生抖动，这样有利地提供量化噪声整形。
所述积分器可以包括跨导放大器。
所述积分电容器可以是第一积分电容器，所述积分器还可以包括第二积分电容器。第一积分电容器可以与跨导放大器的非反相输入相连，第二积分电容器与跨导放大器的反相输入相连。
电荷泵可以包括第一电流源和第二电流源，积分器被配置为在第一积分电容器上对第一电流源的输出进行积分，并在第二积分电容器上对第二电流源的输出进行积分。
积分器的这种差分布置可以通过提供对各种噪声源的共模抑制，来减小噪声。
连续近似寄存器模数转换器可以包括数模转换器，可操作为：当与积分器的输入相连时，调整积分电容器上的电荷。
时数转换器可以包括：第一开关，可操作为将共模电压与数模转换器相连；以及第二开关，可操作为将数模转换器与积分器的输入相连。
时数转换器可操作为在转换周期的末端处切换第一开关，然后切换第二开关，然后复位所述数模转换器。这种一系列切换可以避免在SAR ADC和积分电容器(或第一和第二积分电容器)之间共享电荷。第一开关的切换在第二开关断开时为第一开关通道电荷提供了较低的阻抗路径。
可以提供共模反馈块以便对积分器的差分输出的共模电压进行采样。共模反馈块可以调整第一和/或第二电流源之一的电流幅度，以便抵消积分器输出处的共模电压。这样可以改善在电荷泵的电流源之间的匹配。
时数转换器还可以包括：比较器，配置为测试积分器的输出并基于积分器的输出提供比较器输出信号；控制逻辑单元(control logic)，配置为接收比较器输出信号并基于所述比较器输出来对数模转换器的位进行切换。
控制逻辑单元可以配置为：执行针对数模转换器的LSB(最低有效位)到MSB-1(最高有效位-1)的切换序列，包括：切换当前位的状态；检查比较器输出信号；以及如果比较器输出处于第一状态，则切换当前位和下一位，或如果比较器输出处于第二状态，则保留当前位的值并切换下一位；下一位是从当前位按照重要性减小顺序的下一位。第一状态可以是高比较器输出(例如，与正的积分器电压输出相对应)，第二状态可以是低比较器输出(例如，与负的积分器电压输出相对应)。备选地，低输出可以是第一状态，高输出可以是第二状态。在另一备选方案中，高比较器输出可以与预定阈值积分器输出电压的第一侧相对应，低比较器输出可以与阈值电压的第二(相对)侧相对应。
例如，在存在8位(D7(MSB)到D0(LSB))的情况下，针对D6到D0位的切换序列可以如上所述。对于MSB，切换序列可以是不同的。控制逻辑单元可以配置为检查比较器的输出，并且如果比较器输出为负，则切换MSB的输出。
这种在连续近似周期的单个步骤中对两位的切换改善了SAR TDC的速度，减小每次转换的电力消耗。
所述控制逻辑单元可以配置为：在连续近似周期的末端处：将积分器与数模转换器断开连接，将MSB设置为0；将积分器与数模转换器重新相连，并切换MSB；将积分器与数模转换器断开连接，并复位数模转换器，以便为下一连续近似周期进行准备。这样可以增加时数转换器的动态范围。
根据第二方面，提供了一种锁相环，包括：数字环路滤波器、数控振荡器和根据第一方面的时数转换器，其中所述时数转换器基于锁相环输出来确定参考时钟和输入信号之间的时间差，所述数字环路滤波器基于时数转换器的输出向数控振荡器提供控制输入。
具有这种架构的锁相环解决了现有技术锁相环的多个问题，实现了低功率、高分辨率、低噪声和较大的带宽。
锁相环还可以包括分频器，所述分频器接收锁相环的输出并向时数转换器输出输入信号。
锁相环还可以包括频率控制块，所述频率控制块控制分频器的操作，其中所述频率控制块包括用于进行n分频频率控制的sigma-delta调制器。
锁相环还可以包括量化噪声抵消模块，配置为接收基于时数转换器的输出的信号，并减小由于在频率控制块和/或时数转换器中的量化而出现的量化噪声。
根据第三方面，提供了一种锁相环，具有频控振荡器、反馈路径、时数转换器和存储器。频控振荡器包括：第一控制输入，用于改变频控振荡器的输出的频率以便跟踪参考信号；以及第二控制输入，用于调制输出信号的频率以便产生啁啾。反馈路径被配置为向时数转换器提供输入信号，并包括可操作为从输出信号中去除由于第二控制输入引起的频率调制的调制抵消模块。存储器存储到第二控制输入的第二控制输入值，其中第二控制输入值各自与所需的啁啾频率相对应，并补偿频控振荡器对第二控制输入的响应中的非线性。锁相环可操作在啁啾模式下，其中通过基于存储器中存储的第二控制输入值，确定针对与所需的啁啾频率相对应的第二控制输入的值，来产生第二控制输入，且其中锁相环被配置为基于反馈路径确定第一控制输入，调制取消模块从所述第一控制输入去除由于第二控制输入引起的频率调制。
存储器可以被包括作为查找表模块的一部分，查找表模块通过以下至少一个操作来确定第二控制输入的值：
在存储器中寻找针对第二控制输入的值，其中所述值与所需的啁啾频率最密切对应；以及
参考至少一个所存储的值对针对第二控制输入的值进行内插。
所述内插可以基于任何适合方法，例如，线性内插、三次内插、基于样条的内插、运动平均内插等。
第一控制输入提供了补偿温度变化的锁相环，第二控制输入提供了对啁啾频率进行失真校正的开环控制。开环频率调制与已被去除了开环频率调制的反馈环路的组合允许锁相环在快速改变频率期间保持非常低的相位误差，而无需权衡啁啾信号的线性度。
锁相环可以包括：分频器，接收输出信号并向时数转换器输出该输入信号；以及控制块，控制分频器的操作。控制块可以包括用于进行n分频频率控制的sigma-delta调制器。这样支持使用相对较低参考频率时钟，并提供对锁相环的输出频率的更高程度控制。
锁相环还可以包括量化噪声抵消模块，配置为接收基于时数转换器的输出的信号，并减小由于在控制块中的量化而出现的量化噪声。以这种方式减小量化噪声实质上改善了锁相环的噪声性能。
调制抵消模块可以包括分频器。分频器是用于去除第二控制信号的效应的便利方式。第二控制信号对输出信号的频率的影响是已知的(根据存储在存储器中的关系)，所以可以通过适当地修改向分频器提供的分频值，来数字地去除由于第二控制信号引起的频率改变。
第二控制输入可以包括模拟输入。使用模拟输入允许频率在啁啾期间平滑改变，而没有在第二控制输入为数字型的情况下可能出现的量化噪声所述量化噪声。
第一控制输入可以包括数字控制输入。因此，高效地，锁相环的反馈回路和跟踪控制路径可以全数字型的。
频控振荡器可以包括响应于第一控制输入的开关电容变容二极管(capacitorvaractor)；以及响应于第二控制输入的模拟变容二极管。
第一控制输入可以包括与跟踪开关电容器组相对应的跟踪输入和与获取开关电容器组相对应的获取输入(acquisition input)，其中相较于跟踪电容组，获取电容组可操作为产生频控振荡器的更大调谐范围。双重范围可以提供更快的获取，且一旦锁定，提供减小的相位误差。在啁啾模式期间，获取调谐组可操作为当超过该调谐组的范围时保持锁定。
锁相环可以包括数模转换器(DAC)，配置为将来自存储器的存储第二控制输入值转换为模拟信号。因此，DAC允许存储在存储器中的数字值被转换为模拟信号，以便将其用作频控振荡器的第二控制输入。
锁相环可以包括在DAC输出和第二控制输入之间的低通滤波器。低通滤波器可以减小来自DAC的量化噪声。
锁相环可以包括环路滤波器，接收基于时数转换器的输出的相位误差信号。环路滤波器可以配置为向频控振荡器提供第一控制信号。锁相环可操作在校准模式下，在该模式下：调制抵消模块不会去除反馈路径中由于第二控制输入引起的频率调制，第二控制输入基于环路滤波器的输出。
校准模式可以允许锁相环确定第二控制输入值，以便限定第二控制输入和由此产生的输出信号的频率调制量之间的关系。
锁相环可操作在校准模式下，以便通过使用第二控制输入将锁相环连续锁定到啁啾的每个频率，并在每次实现锁定之后在存储器中存储基于第二控制输入的值，来确定每个存储的第二控制输入值。
锁相环可以包括温度传感器。锁相环可以配置为将温度传感器的输出用于补偿频控振荡器对第二控制输入的响应的温度变化。
例如，存储器可以存储与每个存储的第二控制输入相关联的温度。可以存储针对每个所需频率的多个第二控制输入，其中每个第二控制输入与不同温度相对应。这种信息可以用于基于所需啁啾频率和当前温度二者，确定适合的控制值。
根据第一方面的时数转换器可以包括其可选特征中的任何特征。
根据第四方面，提供了一种接近度(proximity)雷达，包括根据第二或第三方面的锁相环。
根据第五方面，提供了一种车辆，包括根据第四方面的接近度雷达。
参考以下描述的实施例，本公开的上述以及其它方面将是显而易见和明晰的。
附图说明
将仅以示例的形式参照附图来描述实施例，其中
图1是根据实施例的TDC的概括电路图；
图2是根据另一实施例的TDC的电路图；
图3是图2的TDC的DAC的电路图；
图4示出了在操作期间图2的TDC的各个位置处的电压；
图5更详细地示出了根据图2的实施例的从TDC的积分器输出的电压；
图6示出了根据实施例的从TDC的积分器输出的电压的周期对；
图7是根据实施例的包括TDC的锁相环的框图；
图8示出了根据实施例的时数转换器在相位锁定模式和锁相模式下的操作；
图9是根据实施例的锁相环的不同位置处的电压图，示出了第一模式和第二模式之间的切换，其中在第一模式下从时数转换器的电荷泵输出第一电流幅度，在第二模式下从电荷泵输出更小的电流幅度；
图10是根据实施例的时数转换器的量化噪声的图，其中电荷泵电流Icp＝30μA，参考频率Fref＝40MHz，时数转换器的满量程(full scale)输出TDC_FS＝3.6ns，TDC的时间分辨率tres＝11.4ps，噪声带宽NBW＝0.00292；
图11是在输出频率为4.665GHz且分辨率带宽为38.35dB下将锁相环中源自TDC的噪声和源自压控振荡器的噪声进行比较的图；
图12是根据另一实施例的锁相环的框图；以及
图13是根据另一实施例的在锁相环的不同位置处的电压图，示出了锁相环在前馈控制的啁啾模式下的操作。
应注意，附图仅是图示性的，并非是按比例绘制的。在附图中为了清楚和便利，已经尺寸上放大或者缩小地示出了这些图的一部分的相对尺寸和比例。一般使用相同的附图标记在修改实施例和不同实施例中表示对应或类似的特征。
具体实施方式
参考图1，示出了时数转换器10，包括同步块20、电荷泵41、积分器50和连续近似模数转换器(SAR ADC)40。
向同步块20提供时钟参考信号101和输入信号107。同步块20将时钟参考信号101和输入信号107的周期之间的时间差转换为输出脉冲110，其脉宽基于时钟参考信号和输入信号的相应周期之间的时间差。在时钟参考信号101和输入信号107都是数字信号的情况下，同步块20可以提供输出脉冲110，所述输出脉冲110的脉宽基于时钟参考信号101和输入信号107的上升沿之间的时间差。
输出脉冲110被提供给电荷泵41。电荷泵41将输出脉冲110转换为输出电流脉冲111，其脉宽基本与时间延迟成正比。来自电荷泵41的输出电流脉冲被输入到积分器50，其中积分器50对电容器24上的电荷进行积分。积分器50包括具有反馈电容的跨导放大器25。来自跨导放大器25的输出电压依赖于从电荷泵41输出的电流的积分(即，从电荷泵41输出的总电荷)。
将来自积分器50的输出提供给SAR ADC 40，所述SAR ADC 40通过连续近似(即，使用二进制搜索方法，首先确定最高有效位，并按照重要性(significance)的顺序连续近似每一位)，将电容器24上的积分电荷转换为数字输出值125.
参考图2，示出了TDC 10的更具体示例，其中所述积分器50包括差分布置，并且示出了SAR ADC 40的示例架构的更多细节。本领域技术人员应认识到这种示例仅是示例性的，SAR ADC 40和积分器50的其它实现方案也是可以的。
与图1相同，时数转换器10包括同步块20、电荷泵41、积分器50和连续近似模数转换器(SAR ADC)40。
电荷泵41包括配置为输出电流脉冲111的第一电流源22以及配置为输出电流脉冲112的第二电流源21。电流源21、22在来自同步块20的输出脉冲110为高时提供电流输出，且在输出脉冲110为低时不提供电流输出。电荷泵41的电流输出111、112分别连接到积分器50的跨导放大器25的非反相输入和反相输入。电荷泵41可操作为使得响应于输入电荷泵控制信号113来改变来自每个单独电流源21、22的电流脉冲111、112的输出的幅度。这样可允许选择TDC 10的分辨率，如下文将参考图8进行的详细描述。电荷泵控制信号113可以是数字信号。
跨导放大器25包括反相输出115a和非反相输出115b。反相115a和非反相输出115b之间的差是积分器输出电压115。第一积分电容器24连接在跨导放大器25的反相输出115a和非反相输入之间，第二积分电容器23连接在跨导放大器25的非反相输出115b和反相输入之间。
通过跨导放大器25分别将电流脉冲111和112积分作为积分电容器23和24上的电荷。积分电容器23上的电荷导致输出电压115b，其中输出电压115b的极性与由于积分电容器24上的电荷引起的输出电压115a的极性相反。从跨导放大器输出的积分器输出电压115是输出电压115a和115b的差。
积分器输出115a、115b处的共模电压114受共模反馈块26的控制。共模反馈块26确定在跨导放大器的差分输出115a、115b处是否存在共模电压。共模电压指示了从电流源22、21输出的电荷的幅度(和/或在电容器23、24之间)的不均衡性。共模反馈块用于通过基于在积分器50的差分输出处的共模电压改变来自电流源22、21之一的输出电流，来抵消任何不均衡性。在该示例中，共模反馈块26改变第一电流源22的输出的幅度，而在其他实施例中，可以改变第二电流源21的输出以便拒绝积分器50的差分输出处的共模电压(以便平衡积分器50的负值侧和正值侧)。
SAR ADC 40包括：比较器31、AND门35、控制逻辑单元30、触发器33、XOR门33、DAC29和移位寄存器32。提供了第二开关27，第二开关配置为控制DAC 29与跨导放大器25的输入的连接。提供了第一开关28，第一开关配置为在复位期间向跨导放大器25和DAC 29提供共模电压116。
将积分器输出电压115提供给连续近似寄存器40的比较器31(比较器为1位比较器)。具体地，反相输出115a被提供给比较器31的反相输入，非反相输出115b被提供给比较器31的非反相输入。比较器31在电压115b低于电压115a时(即，当输出电压115为正值时)从非反相输出122提供高电平输出，并且在电压115a低于电压115b时(即，当输出电压115为负值时)从非反相输出提供低电平输出。
比较器31的反相输出124和非反相输出122被连接到AND门35，AND门35输出比较器准备信号123(低有效)。由于比较器31是钟控比较器，当被提供给比较器的时钟信号121为低时，两个输出都为高。当比较器读取信号123为高时，比较器无效。非反相输出122用于控制逻辑块30。
控制逻辑块30控制DAC 29，向比较器31提供时钟信号121，并控制第一和第二开关28、27的切换。控制逻辑单元30可以与时钟参考信号101和输入信号107是非同步的。控制逻辑单元30向DAC 29提供数字输入155。DAC 29包括第一开关电容器组(图1未示出)，其中所述第一开关电容器组基于数字输入155提供电流118；第二开关电容器组，所述第二开关电容器组基于数字输入155提供电流117。
经由第二开关27将来自第一DAC组的输出118连接到跨导放大器25的反相输入，并经由第二开关27将来自第二DAC组的输出117连接到跨导放大器25的非反相输入。将第一和第二DAC组与积分电容器24、23相连使得能够基于DAC 29的数字输入155，将第一积分电容器24和第二积分电容器23上的电压改变一定量。
通过将来自积分电容器24和23的电荷重新分布到相应的开关电容器DAC组，来分别产生电流117和118。控制逻辑单元30被配置为搜索每个DAC组的配置，每个DAC组的配置使得仅从积分电容器23、24流出足够的电流(或使之流向积分电容器23、24)，以便将积分器的输出115减小至小于零最低有效位的范围内。下文将参考图4、5和6来更详细地描述DAC组的电容器的切换顺序。
参考图3，示出了DAC 29的第一组的示意图(省略第二开关27)。如图1所示，DAC 29的第二组是类似的。每组DAC 29包括并联电容的开关电容器网络。在该示例实施例中，DAC具有10位分辨率(但是其他分辨率是可预期的，例如，从2位到24位)。网络的每个有效电容的一个电极的一端连接到输出轨线118，另一端连接到与数字输入155的位相对应的输入。缓冲器可以用于驱动较大的电容器(例如，C256)。与数字输入的每一位(D0到D9)相连的有效电容逐位倍增，使得与最低有效位(LSB)D0相连的有效电容比与最高有效位(MSB)D9相连的有效电容小512倍。在这种实施例中，与最低有效位相连的电容包括电容等于一个额定单位的电容器C1的串联组合，从而提供C0.5的有效电容。与最高有效位D9相连的电容器C256的电容是额定单位电容的256倍。因此，从积分电容器23流向或从DAC流出的电流受到数字输入155的控制，其中数字输入155将每个电容器C1到C256的一个电极上的电压设置为高或低。
返回到图2，移位寄存器32被配置为读取并存储SAR ADC的输出125。移位寄存器32接收来自比较器31的输出，在该实施例中，为反相输出124。在其他实施例中，移位寄存器32可以从比较器31接收非反相输出122。比较器31的输出值与当前测试位应是来自SAR ADC40的输出中的0还是1相对应(如下文参考图5和6所示)。移位寄存器32存储当前位的值(0或1)，然后响应于基于比较器准备信号123的时钟输入，对寄存器32中的值进行移位，准备接收下一位值。
触发器33和XOR门34被配置为基于来自同步块20的输出脉冲和来自控制逻辑单元30的准备信号143，控制第一开关28和第二开关27，其中准备信号143指示已完成针对当前周期的连续近似周期。输入信号110与(D型)触发器33的复位输入相连，来自触发器33的Q输出与XOR门34的输入相连。触发器的D输入被设置为1。XOR门34的其他输入与来自同步块20的输出脉冲110相连。XOR门34的切换控制输出120控制第一和第二开关28、27的操作，并被用于复位控制逻辑单元30。触发控制逻辑单元30以便当来自XOR门34的输出变为低时复位SAR ADC 40。因此，开关控制120控制DAC 29和积分电容器23、24之间的连接以及DAC 29和共模电压输入116之间的连接。
当开关控制120为高时，DAC组与积分器50的电容器24、25相连。当开关控制120为低时，通过将DAC组与共模电压输入116相连，来复位DAC组。因此，SAR ADC 40被配置为假如当前脉冲110为低，则在连续近似周期的末端处复位DAC 29。周期的末端处的切换定时是：
-第一开关28接通并将跨导放大器25的输入与共模电源116相连，当第二开关断开时，为来自第一开关的通道电荷产生低阻抗路径；
-第二开关27断开，从而将DAC 29与积分器断开；
-复位DAC 29。
可以配置TDC 10，使得在连续近似周期之后在积分器50上的电荷不被复位，而是被保留。这样保留的电荷量少于积分器50上的最低有效位，具有抖动SAR ADC 40的量化电平的效果，从而有利于量化噪声整形并有利于后续量化噪声抵消(例如，通过低通滤波)。因此，连续近似之后保留在积分器50上的其余电荷可以改善包括根据实施例的SAR TDC 10的锁相环的性能。
SAR TDC 10的操作示出为图4所示的波形。图4示出了(从上到下)时钟参考输入101、输入信号107、再钟控(re-clocked)参考信号108、输出脉冲110(来自电荷泵41)、开关控制120、积分电压输出115、比较器时钟121、(控制逻辑单元)准备143和SAR ADC输出值125。
时钟参考输入101是方波，与输入信号107并非是同相的。该示例中的输入信号107的频率是时钟参考频率的倍数。再钟控参考信号108与时钟参考输入具有相同频率，但是再次受到使用输入信号107由同步块20对再钟控参考信号108进行再钟控。来自同步块20的输出脉冲110在时钟参考输入101的上升沿和输入信号107的下一上升沿之间的时间期间为高电平。因此，来自同步块20的每个脉冲110的电压的积分与时钟参考101和输入107的相应周期之间的时间延迟(或相位差)相对应。电荷泵41将这种电压脉冲转换为电流脉冲，该电流脉冲对积分电容器23、24进行充电，从而对电流脉冲进行积分。可以在积分电压输出115波形中看出这种对积分电容器23、24的充电。当输出脉冲波形110为高电平时，对电容器23、24上的电流进行积分，从而增加来自积分器的电压输出115(与由电荷泵41提供的电流幅度和脉冲的脉宽成正比)。改变从电荷泵41输出的电流幅度将改变积分器50的电容器23、24的充电速率，这样的效果在于改变与DAC 30的每位相关联的定时值。因此，改变来自电荷泵41的电流幅度提供了SAR TDC 10的可选分辨率，以牺牲DAC 30的满量程为代价，这样将影响SARADC 40在单个转换周期中能够近似的最大时间延迟。
SAR TDC 10可以包括增益归一化(normalisation)块(未示出)，对来自SAR TDC10的数字输出125进行归一化，从而提供与时间延迟相对应的归一化SAR TDC输出。增益归一化块可以补偿电荷泵41的输出电流的幅度的改变。
当积分电容器23、24完成充电(当输出脉冲110变为低电平)时，开关控制120将DAC组与积分器50的输入相连，控制逻辑单元30确定DAC 29的数字设置，所述设置将来自积分器50的电压输出减小至为零的最低有效位(或更少)。
在每个转换周期中，控制逻辑单元30可以以MSB D9高电平开始，以便当通过第二开关27将DAC 29与积分器输入相连时，将电容器23、24上的电荷减少与MSB相对应的量。
图5更清晰地示出了图4的第一转换周期(大约32到45ns)。在将第二开关27切换为将DCA 29与积分器输入相连之后，积分器50的输出稳定(大约35mV)。向比较器31提供时钟信号120，使得比较器31向控制逻辑单元30提供指示来自积分器的输出115是否为正值的信号122。在第一转换周期的情况下，输出115在此之后仍为正值，因此经由控制逻辑单元30将下一最高有效位D8切换至高电平。在第一转换周期的情况下，这使得足够的电流流过，从而将积分器输出115摆动至负值(大约为-65mV)。在下一步骤，控制逻辑单元30将位D8切换为低电平，同时将D7切换为高电平。这样在转换周期中减少了一个步骤(否则，如果没有在将D8切换为低电平的同时将D7切换为高电平，则不会产生如此效果)。尽管在改善转换速度方面是有利的，然而这种在切换当前位的同时返回前一位并非是必须的。控制逻辑单元30被配置为相对积分电容器24、23上的电荷，连续测试DAC 29的每一位(D9到D0)，这样将积分器50的输出减小至代表DAC 29的最低有效位的量(或更小)。当控制逻辑单元30完成连续近似周期时，它被配置为输出准备信号143，该信号表示开关控制120可以切换第一和第二开关28、27，以便复位DAC 29，从而为另一转换周期做准备。针对在先转换周期的来自SAR ADC寄存器125的值在再钟控参考信号108的下一边缘处可用。
参考图6，示出了一种增加SAR ADC 40的动态范围的方法。控制逻辑单元30可以配置为实现这种方法。根据实施例，在转换周期的末端处，积分器50可以与DAC 29断开连接(例如，使用第二开关27)，DAC29的MSB复位为0。然后，积分器50可以重新连接到DAC 29(例如，经由开关27)，MSB位被切换为1，从而在转换周期开始之前，将来自积分器50的输出减少与MSB相关联的量。因此，实际上积分器50可以被负向地预充电(相对来自电荷泵41的电荷输入)。在图6中，这种MSB负向预充电被应用在第一转换周期T1的末端处。
SAR TDC 10的实施例在锁相环中尤其有用。图7示出了根据实施例的包括SAR TDC10的全数字锁相环(ADPLL)。
ADPLL包括SAR TDC 10、量化噪声抵消块11、数字环路滤波器12、数控振荡器13(DCO)、分频器14、分频控制15。
将时钟参考输入101和输入信号107提供给SAR TDC 10。SAR TDC确定时钟参考输入101和输入信号107之间的时间差。输入信号107是来自分频器14的输出。分频器14接收DCO 13输出106(即锁相环的输出)并对其频率进行分频，使得可以以较高精度将相对较低的参考时钟输入101用于产生相对较高的频率输出信号106。分频器14受到分频器控制块15的控制，分频器控制块15可以包括sigma-delta调制器，使得分频器14和控制块15共同用于进行分数分频(如本领域所公知)。
分频器控制块15向分频器块14提供分频值105，并向量化噪声抵消块11提供累积的sigma-delta误差104。分频器控制块15被配置为接收归一化调谐字(NTW)103，然后控制分频器块14提供ADPLL的所需输出频率(参考参考时钟101)。分频器控制块15从SAR TDC 10接收再钟控参考信号108和由分频器块14输出的经分频的DCO信号。
在与相位偏置信号102相加之后，来自SAR TDC 10的归一化的SAR TDC输出109被提供给量化噪声抵消块11。量化噪声抵消块11被配置为减少分频器量化噪声。可以将量化噪声抵消块11配置为抵消或减小数字域中的噪声。
量化噪声抵消块11的输出132是相位误差132，将该相位误差132提供给数字环路滤波器12。数字环路滤波器12被配置为将相位误差输入信号132转换为用于控制DCO 13的数字输出，以便最小化相位误差132。
图8参考电荷泵41的可变电流幅度模式的操作，示出了图7的ADPLL的操作。在一些实施例中，SAR TDC 10可以操作在第一模式下(跟踪模式)，第一模式具有第一电流源电流输出幅度；且可以操作在第二模式下(获取模式)，第二模式具有较小的第二充电泵输出电流幅度。在第一模式下，SAR TDC 10的定时分辨率较大，这是由于由ADC 29移动的每一位的电荷与较小的时间增量相对应。通过相应减小SAR TDC 19的满量程时间差值，来实现该目的。由于在跟踪模式期间的相位误差较小，SAR ADC 40将不会发生饱和(能够抵消积分电流)。在第二模式下，SAR TDC 19的定时分辨率较低，但是SAR ADC 40能够量化的满量程时间差较大。因此，第二模式更适合于获取相位锁定，第一模式更适合于在实现相位锁定时进行跟踪。
参考图9，示出了在根据图7和8的锁相环中的这种双模式SAR ADC操作。图9示出了相位误差132、量化噪声抵消滤波器值133、SAR TDC输出值125(没有归一化来补偿电荷泵输出电流的改变)、电荷泵控制信号113和SAR比例因子值134。SAR比例因子值134用于对SARTDC 10的输出进行归一化，以便提供指示时间延迟的信号(独立于电荷泵电流)。
在图9的t＝0处，ADPLL获取参考信号的相位锁定，SAR TDC 10操作在第二模式(获取模式)下，其中电荷泵电流相对较低。在t＝6μs处，在相位误差132稳定之后，通过改变电荷泵控制信号113的值，将SAR TDC 10切换到第一(跟踪)模式，从而增加电荷泵电流。这样使得SAR TDC 125的原始输出的阶梯式(step)改变，其中通过SAR比例因子值134的改变补偿所述阶梯式改变。在将ADPLL稳定为第一模式之后，第一模式下SAR TDC 10的所增加的分辨率导致从t＝10ms向前减小相位误差132。调谐SAR TDC 10的操作的能力优化了跟踪的速度，且该分辨率允许产生噪声较低且带宽较大的ADPLL。尽管以上示例性地描述了两个模式，然而更多个模式是有可能的，这是由于充电电流根据算数规则的连续改变。
图10示出了根据实施例的来自SARTDC 10的量化噪声的示例。以dB为单位相对每个噪声仓(noise bin)的满量程(每噪声分辨带宽(NBW))绘制噪声。该图的NBW是0.00293。在该示例中，电荷泵电流是30μA，参考频率输入是40MHz，来自SAR TDC的满量程输出与3.6ns的时间延迟相对应，且SAR TDC的分辨率是11.4ps。在较高偏置频率下的SAR TDC量化噪声128可以被抑制为小于适当数字环路滤波器的典型频控振荡器热噪声。因此，根据实施例提供了具有较低噪声的高分辨率TDC。
图11示出了在根据图7的锁相环中的根据实施例的SAR TDC 10的相位噪声性能。示出了SAR TDC量化噪声130、预期压控振荡器噪声131、以及包括闪变(flicker)噪声在内的VCO相位噪声129的模拟。在图11中，VCO频率是4.665GHz，分辨率带宽是38.35dB(以dBc/Hz绘制了该噪声)。在所示的频率偏置的范围内，SAR TDC量化130很好地小于VCO的噪声129、131。
图12示出了根据实施例的锁相环，包括时数转换器(TDC)10、量化噪声抵消块11、数字环路滤波器12、频控振荡器42、分频器14、分频器控制15、啁啾控制块45、查找表43和数模转换器(DAC)44。
与图7的PLL架构相同，时钟参考输入101和输入信号107被提供给TDC 10。如上所述TDC 10可以是SAR TDC，但是这并非是必须的，可以使用任何TDC架构。TDC10确定时钟参考输入101和输入信号107之间的时间差。输入信号107是来自分频器14的输出。分频器14接收频控振荡器42输出106(即，锁相环的输出)并对其频率进行分频，使得可以较高精度将相对较低的参考时钟输入101用于产生相对较高的频率输出信号106。分频器14受到分频器控制块15的控制，分频器控制块15可以包括sigma-delta调制器，使得分频器14和控制块15共同用于进行分数分频(如本领域所公知)。
分频器控制块15向分频器块14提供分频值105，并向量化噪声抵消块11提供累积的sigma-delta误差104。分频器控制块15被配置为从啁啾控制块45接收分频值。分频器控制块15从SAR TDC 10接收再钟控参考信号108和由分频器块14输出的经分频的DCO信号。
啁啾控制块45接收归一化调谐字(NTW)103，并控制分频器控制块15的操作和锁相环的操作模式，如下文详细所述。
在与相位偏置信号102相加之后，来自TDC 10的归一化的TDC输出109被提供给量化噪声抵消块11。量化噪声抵消块11被配置为减少分频器量化噪声。可以将量化噪声抵消块11配置为抵消或减小数字域中的噪声。
量化噪声抵消块11的输出132是相位误差132，将该相位误差132提供给数字环路滤波器12。数字环路滤波器12被配置为将相位误差输入信号132转换为用于控制频控振荡器42的数字输出，以便最小化相位误差132。
频控振荡器42具有：第一控制输入，包括跟踪输入135和获取输入136；以及第二控制输入139(或频率调制输入)。第一控制输入包括数字输入。跟踪输入135和获取输入136中的每个都可以与开关电容变容二极管组相关联，其中开关电容变容二极管组用于改变振荡器42的频率。第二控制输入139是模拟输入，并且与模拟变容二极管相关联。使用模拟变容二极管允许在这种控制输入之前滤除量化噪声，这样改善了使用锁相环产生的啁啾的线性度。
DAC 44与频控振荡器42的第二控制输入139相连。DAC从查找表43或数字环路滤波器12接收数字输入142、138。
啁啾发生器45被配置为控制锁相环的操作，从而向分频器控制块15提供分频值105，向查找表提供频率调制控制信号140，以及啁啾窗口输出信号141。啁啾发生器45被配置为响应于归一化调谐字103输入来控制锁相环。
查找表(LUT)43配置为从啁啾发生器45接收频率调制控制信号140。LUT 43还配置为从环路滤波器12接收输出138，并向DAC 44提供数字输出142，以便向频控振荡器42提供第二控制输入139。LUT 43包括用于存储数字控制值以及可选地存储关联啁啾频率值的存储器。
在第一(校准)模式下，锁相环被配置为不去除第二控制输入139对来自频控振荡器42的输出106的影响，其中所述频控振荡器42位于到TDC 10的反馈路径中。在该模式下，DAC 44对环路滤波器12的输出138进行响应。因此，锁相环可操作用于通过改变第二控制输入139来锁定到每个所需的啁啾频率。啁啾控制块45改变分频值105，以便设置所需频率，通过反馈路径改变第二控制输入139，直到获得所需频率为止(当锁定相位时)。在校准模式下，锁相环具有较大带宽，从而减小针对每个校准值的锁定时间。
LUT 43接收与每个所需啁啾频率相对应的数字控制值138，并存储该值。因此，LUT32将与每个所需啁啾频率相对应的数字控制值的列表存储在存储器中。数字控制值补偿频控振荡器42对第二控制输入139的响应中的任何非线性。
在第二(啁啾)模式下，DAC 44对来自LUT 43的数字输出142进行响应。LUT 43从啁啾控制块45接收与所需啁啾频率相对应的频率调制控制信号140，并输出参考存储器中的数字控制值的列表确定的数字信号142。例如，如果所需的频率完全与校准频率之一相对应，则可以直接使用所存储的值。可以使用内插(例如，线性、三次、样条、多项式等)来确定中间所需频率140的数字控制值142，其中中间所需频率140不完全与存储在LUT存储器中的控制值的校准频率相对应。
在第二模式下，啁啾控制块45向分频器控制块15提供分频值105，去除第二控制输入139对频控振荡器42的影响。这样，频控振荡器42的第一控制输入135、136在快速频率回扫(sweep)期间保持锁定，同时补偿由于非线性引起的任何失真。基于存储值的前馈控制意味着频率啁啾具有较高的线性度和准确性，所述存储值是根据校准振荡器42对第二控制输入139的响应而得到的。
在啁啾模式期间，锁相环的带宽较小(相对于校准模式期间)。然而，由于锁相环的反馈路径现仅负责跟踪温度变化，带宽无需太大。通过热时间常数来确定这种温度变化的频率，其中所述热时间常数的量级可以是秒，因此，在啁啾模式期间较低的锁相环带宽就已足够。如果在啁啾模式下进行操作期间超过了跟踪输入135的调谐范围，则可以将获取输入136用于保持锁定。
可以在DAC 44的输出上提供低通滤波器(未示出)。在校准模式下考虑低通滤波器的阶跃响应，这是由于低通滤波器处于环路内。低通滤波器可以减小来自DAC 44的热噪声和量化噪声。
图13示出了在啁啾模式下根据实施例的锁相环(例如，如图12所示)的操作。图13示出了在操作期间的TDC路径校准增益144、啁啾窗口141、锁相环控制电压145、DAC输出139、分频值105和相位误差132。在获取的初始时段之后(～16μs)，锁相环锁定到参考信号101，相位误差132降至基本为零。从锁相环输出两个啁啾周期。第一啁啾约开始于t＝26μs且约结束于t＝55μs，如啁啾窗口信号141所示。在啁啾期间，DAC 44从LUT 43接收一系列数字信号142，该信号与来自振荡器42的频率输出的线性增加相对应。DAC输出139在啁啾期间以基本线性的方式增加。如上所述，分频值105去除在反馈回路中的这种影响，所以分频值105基本上跟踪DAC输出139。分频值105可以是数字值，使得在数字域中去除第二控制(或DAC输出)139对频控振荡器42的影响。
锁相环在啁啾窗口期间和在啁啾复位时段期间都保持锁定，具有非常低的相位误差132。TDC的增益校准144不受锁相环的输出频率的快速改变的影响，这是由于在使用分频器14的反馈环路中去除了这些改变。类似地，分频器噪声抵消(通过量化噪声抵消块11)不受啁啾操作的影响：贯穿啁啾窗口和复位时段，相位误差保持受到良好控制。
针对频控振荡器对第二控制输入139的响应失真的前馈校准与去除第二控制输入139的影响的反馈环路的组合产生了一种锁相环，其中该锁相环贯穿整个啁啾周期以非常小的相位误差产生高线性的啁啾信号。
根据阅读本公开，本领域普通技术人员将会理解其他变化和修改。这些变型和修改可以涉及已经在时数转换器和锁相环领域已知的和可以替代于或附加于本文已经描述的特征使用的等价物或其他特征。
虽然附带的权利要求针对特征的特定组合，但是应该理解的是，本公开范围还包括这里明确或隐含公开的或由此归纳的任何新特征或特征的任何新组合，不管其是否涉及与任何权利要求中当前所要求保护的发明相同主题或是否解决了部分或全部的相同技术问题。
还可以结合单个实施例提供分离的实施例中的上下文中描述的特征。相反的，单个实施例的上下文简要描述的各种特征也可单独提供，或以适当的子组合来提供。申请人应当注意，在本申请或从其导出的任意申请的执行期间，可以为这些特征和/或这些特征的组合构想出新权利要求。
为了完整性，还陈述了术语“包括”不排除其他单元或步骤，术语“一个不排除多个，并且权利要求中的参考符号将不应该解释为对权利要求范围的限制。

Claims (15)

1.一种时数转换器，包括：
同步块，配置为输出具有脉宽的电压脉冲，所述脉宽基于参考振荡信号和输入振荡信号之间的时间差；
电荷泵，布置为接收电压脉冲并将电压脉冲转换为电流脉冲；
积分器，包括积分电容器，所述积分器被配置为接收电流脉冲并将电流脉冲积分为积分电容器上的电荷，从而产生积分器输出电压；以及
连续近似寄存器，配置为通过连续近似调整所述积分电容器上的电荷以将积分器输出电压减小至参考电压的最低有效位，所述参考电压为零，所述连续近似寄存器包括数模转换器，其中所述连续近似寄存器通过将所述数模转换器连接到所述积分电容器来调整所述积分电容器上的电荷从而来相对于所述参考电压确定积分器输出电压，并配置为将确定的积分器输出电压输出为数字信号。
2.根据权利要求1所述的时数转换器，其中，所述电荷泵配置为：响应于电荷泵控制输入来改变电流脉冲的幅度。
3.根据任一前述权利要求所述的时数转换器，其中，时数转换器配置为：在将积分器输出电压减小至所述参考电压的最低有效位内且连续近似寄存器被复位之后，保留积分电容器上的剩余电荷。
4.根据权利要求1或2所述的时数转换器，其中，所述积分器包括跨导放大器，所述积分电容器是第一积分电容器，所述积分器还包括第二积分电容器；第一积分电容器与跨导放大器的非反相输入相连，第二积分电容器与跨导放大器的反相输入相连。
5.根据权利要求4所述的时数转换器，其中，电荷泵包括第一电流源和第二电流源，积分器被配置为在第一积分电容器上对第一电流源的输出进行积分，以及在第二积分电容器上对第二电流源的输出进行积分。
6.根据权利要求1或2所述的时数转换器，其中，连续近似寄存器包括数模转换器，可操作为：当与积分器的输入相连时，调整积分电容器上的电荷。
7.根据权利要求6所述的时数转换器，还包括第一开关，可操作为将共模电压与数模转换器相连；以及第二开关，可操作为将数模转换器与积分器的输入相连。
8.根据权利要求7所述的时数转换器，其中，时数转换器可操作为在转换周期的末端处切换第一开关，然后切换第二开关，然后复位所述数模转换器。
9.根据权利要求6所述的时数转换器，还包括：比较器，配置为测试积分器的输出并基于积分器的输出提供比较器输出信号；控制逻辑单元，配置为接收比较器输出信号，并基于比较器输入来对数模转换器的位进行切换。
10.根据权利要求9所述的时数转换器，其中，控制逻辑单元配置为：执行针对数模转换器的最低有效位LSB到最高有效位MSB-1的切换序列，包括：切换当前位的状态；检查比较器输出信号；以及如果比较器输出处于第一状态，则切换当前位和下一位，或如果比较器输出处于第二状态，则保留当前位的值并切换下一位；下一位是从当前位按照重要性减小顺序的下一位。
11.根据权利要求9所述的时数转换器，其中，所述控制逻辑单元配置为：在连续近似周期的末端处：将积分器与数模转换器断开连接，将最高有效位设置为0；将积分器与数模转换器重新相连，并切换最高有效位；将积分器与数模转换器断开连接，并复位数模转换器，以便为下一连续近似周期进行准备，从而增加时数转换器的动态范围。
12.一种锁相环，包括：数字环路滤波器、数控振荡器和根据任一前述权利要求所述的时数转换器，其中所述时数转换器基于锁相环输出来确定参考时钟和输入信号之间的时间差，所述数字环路滤波器基于时数转换器的输出向数控振荡器提供控制输入。
13.根据权利要求12所述的锁相环，还包括：分频器，接收锁相环的输出并向时数转换器输出输入信号；以及频率控制块，所述频率控制块控制分频器的操作，其中所述频率控制块包括用于进行n分频频率控制的sigma-delta调制器。
14.根据权利要求13所述的锁相环，还包括：量化噪声抵消模块，配置为接收基于时数转换器的输出的信号，并减小由于在频率控制块中的量化而出现的量化噪声。
15.一种接近度雷达，包括根据权利要求12到14中的任一权利要求所述的锁相环。
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