CN105870203A - 一种薄膜晶体管及其制备方法、阵列基板、显示装置 - Google Patents

一种薄膜晶体管及其制备方法、阵列基板、显示装置 Download PDF

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Abstract

本发明实施例提供一种薄膜晶体管及其制备方法、阵列基板、显示装置，涉及显示技术领域，能够在提高开态电流的同时降低漏电流。该薄膜晶体管包括源极、漏极、栅极以及半导体有源层，该半导体有源层包括第一子半导体层和第二子半导体层，第一子半导体层靠近栅极；其中，第一子半导体层中，至少与源极和漏极之间的区域相对应的部分由多晶硅构成；第二子半导体层中，与源极和漏极之间的区域相对应的部分至少包括非晶硅。

Description

一种薄膜晶体管及其制备方法、阵列基板、显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、阵列基板、显示装置。
背景技术
随着液晶显示技术的发展，对薄膜晶体管(Thin Film Transistor，TFT)半导体层的电子迁移率要求要来越高，低温多晶硅薄膜晶体管(Low Temperature Poly-silicon Thin Film Transistor，LTPS TFT)应运而生，由于LTPS TFT迁移率高，同时可以在较低温条件(低于600℃)下制备而成，基底选择灵活，制备成本较低等优点，因此已被广泛地应用于包括电脑、手机等电子产品在内的各种电子显示器中。
关于评价LTPS TFT器件特性优劣的其中两个重要指标为开态电流以及漏电流，开态电流越大且漏电流越小则该LTPS TFT器件的性能越好。然而，现有技术中，通过提高源极和漏极之间的电子迁移率，来提高开态电流，这样一来，当TFT处于关态时，由于源极和漏极之间的电子迁移率较大，使得在漏极一侧难以形成彻底的PN结构，进而导致漏电流也增大。当然，如果为了降低漏电流则必须相应的降低源极和漏极之间的电子迁移率，导致开态电流降低。因此，现有技术中，不能同时保证LTPS TFT器件的开态电流较大且漏电流较小。
发明内容
本发明的实施例提供一种薄膜晶体管及其制备方法、阵列基板、显示装置，能够在提高开态电流的同时降低漏电流。
为达到上述目的，本发明的实施例采用如下技术方案：
本发明实施例一方面提供一种薄膜晶体管，包括源极、漏极、栅极以及半导体有源层，所述半导体有源层包括依次堆叠的第一子半导体层和第二子半导体层，所述第一子半导体层靠近所述栅极；其中，所述第一子半导体层中，至少与所述源极和所述漏极之间的区域相对应的部分由多晶硅构成；所述第二子半导体层中，与所述源极和所述漏极之间的区域相对应的部分至少包括非晶硅。
进一步的，所述第一子半导体层由多晶硅构成。
进一步的，所述第二子半导体层的厚度与所述第一子半导体层的厚度的比值为2～4。
进一步的，所述第二子半导体层在与所述源极和所述漏极之间的区域相对应的部分中，部分由非晶硅构成，其余部分由多晶硅构成。
进一步的，所述第二子半导体层中，与所述源极和所述漏极之间的区域相对应的部分由非晶硅构成。
进一步的，所述第二子半导体层中，除了与所述源极和所述漏极之间的区域相对应的部分以外的部分由多晶硅构成。
进一步的，在所述第二子半导体层中，沿所述薄膜晶体管沟道宽度方向，由非晶硅构成的部分其宽度与所述半导体有源层的宽度相同；和/或，所述第二子半导体层与所述源极和所述漏极之间的区域相对应部分中，沿所述薄膜晶体管沟道长度方向，由非晶硅构成的部分其长度与所述薄膜晶体管沟道长度比值为5％～20％。
进一步的，所述源极与所述半导体有源层之间，以及所述漏极与所述半导体有源层之间设置有欧姆接触层。
本发明实施例的另一方面提供一种阵列基板，包括上述任一种所述的薄膜晶体管。
本发明实施例的再一方面提供一种显示装置，包括上述的阵列基板。
本发明实施例的再一方面提供一种薄膜晶体管的制备方法，包括：在衬底基板上形成源极、漏极以及栅极的步骤，还包括：在所述衬底基板上形成第一非晶硅薄膜；对所述第一非晶硅薄膜进行退火处理以形成第一子半导体层；其中，所述第一子半导体层中，至少与所述源极和所述漏极之间的区域相对应的部分由多晶硅构成，且所述第一子半导体层靠近所述栅极；在所述衬底基板上形成第二非晶硅薄膜；对所述第二非晶硅薄膜的部分进行退火处理以形成第二子半导体层；其中，所述第二子半导体层中，与所述源极和所述漏极之间的区域相对应的部分至少包括非晶硅。
进一步的，在形成所述第一子半导体层和所述第二子半导体层之后，所述方法还包括：采用离子轻掺杂工艺对构成的半导体有源层的所述第一子半导体层和/或所述第二子半导体层进行处理。
进一步的，所述对所述第二非晶硅薄膜的部分进行退火处理以形成第二子半导体层包括：将激光发射器发射出的激光照射至位于所述第二非晶硅薄膜背离所述衬底基板一侧的掩膜版，以及位于所述掩膜版与所述第二非晶硅薄膜之间，且与所述掩膜版透过区的位置相对应的棱镜结构处；在所述棱镜结构对光线汇聚作用下，所述第二非晶硅薄膜在对应所述掩膜版透过区的位置受到所述激光照射，以进行退火处理；所述第二非晶硅薄膜在对应所述掩膜版的遮挡区位置未受到所述激光照射，以使得所述第二子半导体层中，与所述源极和所述漏极之间的区域相对应的部分至少包括非晶硅。
本发明实施例的再一方面提供一种薄膜晶体管的制备方法，包括：在衬底基板上形成源极、漏极以及栅极的步骤，还包括：在所述衬底基板上形成非晶硅薄膜；对所述非晶硅薄膜背离所述衬底基板的一侧进行退火处理，以使得所述非晶硅薄膜背离所述衬底基板的一侧，且至少与所述源极和所述漏极之间的区域相对应的部分转变为多晶硅，以形成第一子半导体层，所述非晶硅薄膜层靠近所述衬底基板的一侧仍然为非晶硅层。
进一步的，形成所述第一子半导体层之后，所述方法还包括：通过部分退火工艺，对所述非晶硅薄膜进行处理，以使得所述非晶硅薄膜靠近所述衬底基板的一侧，且与所述源极和所述漏极之间的区域相对应的部分至少包括未经过退火而保留的非晶硅，以形成第二子半导体层。
本发明实施例提供一种薄膜晶体管及其制备方法、阵列基板、显示装置，其中该薄膜晶体管包括源极、漏极、栅极以及半导体有源层，半导体有源层包括第一子半导体层和第二子半导体层，第一子半导体层靠近栅极。其中，第一子半导体层中，至少与源极和漏极之间的区域相对应的部分由多晶硅构成；第二子半导体层中，与源极和漏极之间的区域相对应的部分至少包括非晶硅。
这样一来，当薄膜晶体管处于导通状态时，栅极对源极和漏极之间的电子具有一定的吸引力，从而使得半导体有源层中靠近栅极一侧成为电子的主要导流区，而该半导体有源层中靠近栅极一侧的第一子半导体层中，至少与源极和漏极之间的区域相对应的部分由电子迁移率高的多晶硅构成，在该高迁移率的多晶硅的影响下，源极和漏极之间的电子移动速度增加，使得开态电流较大；在此基础上，当该薄膜晶体管处于截止状态时，栅极对源极和漏极之间的电子具有一定的排斥力，从而使得半导体有源层中背离栅极一侧成为电子的主要导流区，而该半导体有源层中背离栅极一侧的第二子半导体层中，在源极和漏极之间至少包括电子迁移率低的非晶硅，在该低迁移率的非晶硅影响下，能够使得源极和漏极之间的电阻率增加，进而降低了源极和漏极之间的电子移动速度，使得漏电流较小。即该薄膜晶体管能够在满足开态电流较大的同时漏电流较小。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1a为本发明实施例提供的一种底栅型TFT的结构示意图；
图1b为本发明实施例提供的另一种底栅型TFT的结构示意图；
图2a为本发明实施例提供的一种顶栅型TFT的结构示意图；
图2b为本发明实施例提供的一种U型TFT的结构示意图；
图3a为本发明实施例提供的一种TFT的部分结构示意图；
图3b为本发明实施例提供的另一种TFT的部分结构示意图；
图4a为本发明实施例提供的另一种底栅型TFT的结构示意图；
图4b为本发明实施例提供的另一种顶栅型TFT的结构示意图；
图5a为本发明实施例提供的一种TFT的部分结构示意图；
图5b为本发明实施例提供的又一种TFT的部分结构示意图；
图5c为本发明实施例提供的再一种TFT的部分结构示意图；
图5d为本发明实施例提供的再一种TFT的部分结构示意图；
图6a为本发明实施例提供的另一种底栅型TFT的结构示意图；
图6b为本发明实施例提供的另一种顶栅型TFT的结构示意图；
图7a为本发明实施例提供的另一种底栅型TFT的结构示意图；
图7b为本发明实施例提供的另一种顶栅型TFT的结构示意图；
图8a为本发明实施例提供的另一种底栅型TFT的结构示意图；
图8b为本发明实施例提供的另一种顶栅型TFT的结构示意图；
图9为本发明实施例提供的另一种底栅型TFT的结构示意图；
图10为本发明实施例提供的一种ADS型阵列基板的结构示意图；
图11为本发明实施例提供的一种TN型阵列基板的结构示意图；
图12a为本发明实施例提供的一种制备底栅型TFT的过程中的结构示意图之一；
图12b为本发明实施例提供的一种制备底栅型TFT的过程中的结构示意图之一；
图12c为本发明实施例提供的一种制备底栅型TFT的过程中的结构示意图之一；
图12d为本发明实施例提供的一种制备底栅型TFT的过程中的结构示意图之一；
图13为现有技术中的一种TFT的结构示意图；
图14a为本发明实施例提供的一种制备顶栅型TFT的过程中的结构示意图之一；
图14b为本发明实施例提供的一种制备顶栅型TFT的过程中的结构示意图之一；
图14c为本发明实施例提供的一种制备顶栅型TFT的结构示意图；
图15为本发明实施例提供的一种另一顶栅型TFT的结构示意图；
图16为本发明实施例提供的另一种顶栅型TFT的结构示意图。
附图标记：
10-多晶硅；20-非晶硅；11-掩膜版；12-棱镜结构；30-像素电极；40-公共电极；100-衬底基板；101-源极；102-漏极；103-栅极；104-欧姆接触层；105-遮光层；200-栅极绝缘层；300-半导体有源层；301-第一子半导体层；302-第二子半导体层；110-第一非晶硅薄膜；120-第二非晶硅薄膜；130-非晶硅薄膜；131-非晶硅层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种薄膜晶体管，如图1a所述，包括源极101、漏极102、栅极103以及半导体有源层300，该半导体有源层300包括第一子半导体层301和第二子半导体层302，第一子半导体层301靠近栅极103。其中，第一子半导体层301中，至少与源极101和漏极102之间的区域A1相对应的部分由多晶硅10构成，第二子半导体层302中，与源极101和漏极102之间的区域相对应的部分至少包括非晶硅20。
此处需要说明的是，上述源极101和漏极102之间的区域A1相对应的部分是指，如图3a所示，TFT导通后形成的TFT沟道所在的区域，因此，为了方便说明，以下将源极101和漏极102之间的区域A1简称为沟道区域A1)。其中，TFT沟道的长度L为源极101和漏极102之间的距离；TFT沟道的宽度W为源极101或漏极102与半导体有源层103重叠部分的宽度。
这样一来，当薄膜晶体管处于导通状态时，栅极对源极和漏极之间的电子具有一定的吸引力，从而使得半导体有源层中靠近栅极一侧成为电子的主要导流区，而该半导体有源层中靠近栅极一侧的第一子半导体层中，至少与源极和漏极之间的区域相对应的部分由电子迁移率高的多晶硅构成，在该高迁移率的多晶硅的影响下，源极和漏极之间的电子移动速度增加，使得开态电流较大；在此基础上，当该薄膜晶体管处于截止状态时，栅极对源极和漏极之间的电子具有一定的排斥力，从而使得半导体有源层中背离栅极一侧成为电子的主要导流区，而该半导体有源层中背离栅极一侧的第二子半导体层中，在源极和漏极之间至少包括电子迁移率低的非晶硅，在该低迁移率的非晶硅影响下，能够使得源极和漏极之间的电阻率增加，进而降低了源极和漏极之间的电子移动速度，使得漏电流较小。即该薄膜晶体管能够在满足开态电流较大的同时漏电流较小。
此处还需要说明的是，第一，上述第一子半导体层301靠近栅极103是指，例如对于如图1a所示的，栅极103相对于栅极绝缘层200更靠近衬底基板100的底栅型TFT而言，在该栅极绝缘层200上依次堆叠有第一子半导体层301和第二子半导体层302，以使得第一子半导体层301靠近栅极103；
又例如对于如图2a所示的，栅极绝缘层200相对于栅极103更靠近衬底基板100的顶栅型TFT而言，在该栅极绝缘层200下方依次堆叠有第一子半导体层301和第二子半导体层302，以使得第一子半导体层301靠近栅极103，当然优选的顶栅型TFT还包括遮光层105，以避免因光照产生光照漏电流。
第二，本发明的TFT可以如图3a所示的源极101与漏极102对称的TFT，也可以为如图2b所示的U型结构TFT。本发明对此不作限定。
以下对上述第一子半导体层301的结构进行详细的举例说明。
上述第一子半导体层301中，至少与源极101和漏极102之间的区域相对应的部分由多晶硅10构成是指，第一子半导体层301中与沟道区域A1相对应的部分仅由多晶硅10构成，而对于沟道区域A1以外的区域相对应的部分中是否包括多晶硅10不做限定。例如，可以如图1a所示，第一子半导体层301中与沟道区域A1以外的区域相对应的部分中包括多晶硅10；也可以如图1b所示，第一子半导体层301中与沟道区域A1以外的区域相对应的部分全部由非晶硅20构成。
在此基础上，对第一子半导体层301中与沟道区域A1相对应的部分仅由多晶硅10构成进行说明。
具体的，例如对于第一子半导体层301中与沟道区域A1相对应的部分由多晶硅10构成的区域，可以如图3a所示，在TFT沟道长度方向O-O’上，多晶硅10区域的长度与TFT沟道的长度L相同；在TFT沟道宽度方向P-P’上，多晶硅10区域的宽度与TFT沟道的宽度W相同。也可以如图3b所示，在TFT沟道长度方向O-O’上，多晶硅10区域的长度与TFT沟道的长度L相同，在TFT沟道宽度方向P-P’上，多晶硅10区域的宽度与第一子半导体层301的宽度相同。
由于在TFT在导通的过程中，电子主要通过沟道区域A1从源极101移动至漏极102，这样一来，图3a和图3b所示的两种TFT的电子迁移率接近相同，但从制作工艺方面考虑，由于图3a所示的TFT的第一子半导体层301中的多晶硅10区域宽度与沟道区域A1的宽度一致，对制作工艺要求较高，因此，本发明优选的，采用图3b所示的多晶硅10区域宽度与第一子半导体层301的宽度相同，不需要严格的控制多晶硅10区域宽度与沟道区域A1的宽度一致，能够在达到相同的电子迁移率的基础上，能够简化制作工艺，降低制作成本。
在此基础上，为了进一步提高源极101和漏极102之间的电子迁移率，如图4a所示的底栅型TFT，或者如图4b所示的顶栅型TFT，第一子半导体层301可以全部由多晶硅10构成。这样一来，在TFT导通时，靠近栅极103一侧的主要导流区全部由多晶硅10构成，能够更大程度上提高源极101和漏极102之间的电子迁移率。
以下对上述第二子半导体层301进行举例说明。
上述第二子半导体层302中与源极101和漏极102之间的区域相对应的部分至少包括非晶硅20是指，在第二子半导体层302中与沟道区域A1相对应的部分包括非晶硅20，而对于沟道区域A1以外的区域相对应的部分中是否包括非晶硅20不做限定。例如，可以如图1a所示，在第二子半导体层302中与沟道区域A1以外的区域相对应的部分中包括非晶硅20；也可以如图1b所示，沟道区域A1以外的区域相对应的部分全部由多晶硅10构成，不包括由非晶硅20构成的部分。
此外，对于第二子半导体层302中与沟道区域A1相对应的部分中非晶硅20的形状和个数不做限定。例如，可以如图5a所示为一个矩形，也可以如图5b所示为多个圆形。
以下通过具体实施例对第二子半导体层302中与沟道区域A1相对应的部分的具体结构进行举例说明。
实施例一
如图1b所示，将第二子半导体层302中与沟道区域A1相对应的部分全部设置为非晶硅20。
实施例二
将第二子半导体层302中与沟道区域A1相对应的部分设置为部分由非晶硅20构成，其余部分由多晶硅10构成，以下对沟道区域A1相对应的部分中，部分由非晶硅20构成，其余部分由多晶硅10构成进行详细说明。
例如，如图6a所示的底栅型TFT，和图6b所示顶栅型TFT，在第二子半导体层302沟道区域A1中，中间部分为由非晶硅20构成，两侧部分为由多晶硅10构成。
在此基础上，在第二子半导体层302中与沟道区域A1相对应的部分中，在TFT沟道宽度P-P’方向上，例如图5a所示，非晶硅20区域的宽度可以小于TFT沟道区域A1的宽度W；当然，非晶硅20区域的宽度也可以大于等于TFT沟道区域A1的宽度W，例如图5c所示，非晶硅20区域的宽度可以与第二子半导体层302的宽度均为D，大于沟道区域A1的宽度W。
由于上述图5a所示的TFT中，在沟道宽度P-P’方向上，非晶硅20区域并没有完全贯穿整个沟道区域A1的宽度，这样一来，当TFT处于关态时，部分电子可以从该非晶硅20区域宽度方向上的两侧，由漏极102进入源极101，从而不能有效的降低漏电流，因此，本发明优选的采用第二子半导体层302中与沟道区域A1相对应的部分中，非晶硅20区域的宽度应该大于或等于沟道区域A1的宽度W，这样一来，通过在整个沟道区域A1的宽度方向都包括非晶硅20区域，能够有效的降低漏电流。
进一步的，本发明优选的，采用上述如图5c所示的TFT中，将第二子半导体层302中与沟道区域A1相对应的部分中非晶硅20区域的宽度设置为与第二子半导体层302的宽度相同，在制作过程中不需要严格控制该多晶硅10区域的宽度与沟道区域的宽度W相同，从而能够在保证有效的降低漏电流的基础上，简化工艺，降低制作成本。
在此基础上，如图5c所示，在第二子半导体层302中与沟道区域A1相对应的部分中，中间部分由非晶硅部20构成，两侧部分由多晶硅10构成，且在沿TFT沟道宽度方向P-P’上，非晶硅20区域的宽度与第二子半导体层302的宽度相同都为D，沿TFT沟道长度O-O’方向，由非晶硅20构成的部分其长度L1与TFT沟道长度L的比值为5％～20％。例如，当TFT沟道长度L为5μm时，非晶硅20区域的长度L2在0.5μm至1.0μm之间。
具体的，上述将非晶硅20区域的长度与TFT沟道长度比值设置为5％～20％，是因为当非晶硅20的长度与TFT沟道长度比值小于5％，由于源极101和漏极102之间区域中非晶硅20区域的占比太小，不能有效的降低沟道区域A1的电子迁移率，进而不能有效的降低TFT的漏电流；如果非晶硅20区域的长度与TFT沟道长度比值大于20％，由于源极101和漏极102之间区域中非晶硅20的占比太大，会使得TFT沟道的电子迁移率大幅降低，进而使得TFT的开态电流降低。
又例如，如图7a所示的底栅型TFT，和图7b所示顶栅型TFT，在第二子半导体层302中与沟道区域A1相对应的部分中，中间部分为由多晶硅10构成，两侧部分由非晶硅20构成。
在此基础上，优选的，如图5d所示，在第二子半导体层302中与沟道区域A1相对应的部分中，中间部分由多晶硅10构成，两侧部分由非晶硅20构成，同样优选的，在沿TFT沟道宽度方向P-P’上，非晶硅20区域的宽度与第二子半导体层302的宽度相同都为D，沿TFT沟道长度O-O’方向，由非晶硅20构成的部分其长度与TFT沟道长度的比值为5％～20％。在此情况下，尽管两侧部分的非晶硅20区域与源极101和漏极102在靠近沟道的一侧重叠，由于该重叠区域很小，可以忽略不计，因此，当该两侧部分为非晶硅20区域长度均为L2，TFT沟道长度为L时，则两侧部分非晶硅20区域的长度之和为2*L2，与TFT沟道长度L比值，即2*L2/L在5％至20％之间。例如，当TFT沟道长度L为4μm时，两侧非晶硅20区域的长度之和2*L2在0.4μm至0.8μm之间，即单侧非晶硅20区域的长度L2在0.2μm至0.4μm之间。
再例如，如图8a所示的底栅型TFT，和图8b所示顶栅型TFT，将第二子半导体层302中与沟道区域A1相对应的部分划分为两部分，一部分由多晶硅10构成，另一部由非晶硅20构成。
在上述实施例一和实施例二的基础上，为了进一步提高源极101和漏极102之间的电子迁移率，如图4a和图6b所示，可以将第二子半导体层302中与沟道区域A1以外区域相对应的部分全部设置为多晶硅10。这样一来，使得电子能够从源极101通过更多的多晶硅20区域进入漏极102，进而能够进一步提高源极101和漏极102之间的电子迁移率。
进一步的，本发明优选的，如图4a所示，将第二子半导体层302的厚度H1与第一子半导体层301的厚度H2的比值为2～4。
具体的，由于在TFT处于开态时，第一子半导体层301为电子的主要导流区，在TFT处于关态时，第二子半导体层302为电子的主要导流区，这样一来，在半导体有源层300厚度一定的情况下，一方面，当第二子半导体层302的厚度与第一子半导体层301的厚度的比值小于2时，使得第一子半导体层301的厚度过大，开态电流较大，但是由于第二子半导体层302的厚度过小，从而不能有效达到减小漏电流的目的；当第二子半导体层302的厚度与第一子半导体层301的厚度的比值大于4时，使得第二子半导体层302的厚度过大，漏电流较小，但是由于第一子半导体层301的厚度过小，而不能有效的达到增加开态电流的目的。因此，本发明优选的，第二子半导体层302的厚度H1与第一子半导体层301的厚度H2的比值为2～4，能够在保证较大开态电流的同时，漏电流较小。
在此基础上，为了降低源极101和漏极102与半导体有源层300之间的接触电阻，获得更好的TFT特性。以底栅型TFT为例，如图9所示，在源极101与半导体有源层300之间，以及漏极102与半导体有源层300之间设置有欧姆接触层104。其中该欧姆接触层104主要由非晶硅以及导电离子构成。具体的，可以为掺杂磷离子的非晶硅层，或者掺杂硼离子的非晶硅层，本发明对此不做限定。
本发明实施例还提供一种阵列基板，该阵列基板包括上述任一种薄膜晶体管，具有与前述实施例提供的薄膜晶体管相同的有益效果。由于前述实施例已经对该薄膜晶体管的有益效果进行了详细的描述，此处不再赘述。
例如，如图10所示，该阵列基板可以为一种ADS(Advanced-SuperDimensional Switching，简称为ADS，高级超维场开关)型阵列基板，其中，在该ADS型阵列基板中，公共电极40和像素电极30异层设置，其中位于上层的电极包含多个条形电极，位于下层的电极包含多个平板形电极。可选的，如图10所示，位于上层的包含多个条形电极的电极为像素电极30，位于下层的平板形电极为公共电极40。当然，也可以是位于上层的多个条形电极为公共电极，位于下层的平板形电极为像素电极，具体结构不再示出。
又例如，如图11所示，该阵列基板还可以为一种TN(TwistNematic，扭曲向列)型阵列基板，其中，像素电极30位于阵列基板上，公共电极位于与该阵列基板对盒的彩膜基板上(图中未示出)。当然以上仅是对应用于上述TFT的阵列基板的举例说明，对于其他类型的阵列基板此处不再赘述。
本发明实施例还提供一种显示装置，该显示装置包括上述阵列基板，上述阵列基板又包括上述任一种薄膜晶体管，因此，该显示装置具有与前述实施例提供的薄膜晶体管相同的有益效果。由于前述实施例已经对该薄膜晶体管的有益效果进行了详细的描述，此处不再赘述
本发明实施例还提供一种薄膜晶体管的制备方法。
以下以如图1a所示的底栅型TFT和如图2a所示的顶栅型TFT为例，对TFT的具体制备方法进行详细说明。
例如，制作如图1a所示的底栅型TFT时，该制备方法包括：
在衬底基板100上先形成栅极金属层，对该栅极金属层进行构图形成栅极103。在形成有栅极103的衬底基板100上制作栅极绝缘层200。在形成有栅极绝缘层200的衬底基板100上，按照以下步骤制作半导体有源层300，具体的制作步骤为：
步骤S101、如图12a所示，在形成有栅极绝缘层200的衬底基板100上形成第一非晶硅薄膜110。
具体的，可以采用PECVD(Plasma Enhanced Chemical VaporDeposition，等离子体增强化学气相沉积法)在形成有栅极105以及栅极绝缘层106的衬底基板10形成第一非晶硅薄膜110。
步骤S102、如图12b所示，对第一非晶硅薄膜110进行退火处理以形成第一子半导体层301；其中，第一子半导体层301中，至少在源极101待形成位置和漏极102待形成位置之间的区域相对应的部分由多晶硅10构成。
此处需要说明的是，上述对第一非晶硅薄膜110进行退火处理以形成第一子半导体层301是指，可以对第一非晶硅薄膜110的部分进行退火处理，以形成如图1a所示的TFT中的第一子半导体层301，在源极101和漏极102之间的区域相对应的部分以及该区域以外的部分区域由多晶硅10构成；也可以对第一非晶硅薄膜110进行整层退火处理，形成如图4a所示的TFT中的第一子半导体层301，全部由多晶硅20构成。
步骤S103、如图12c所示，在形成有第一子半导体层301的衬底基板100上形成第二非晶硅薄膜120。
具体的，可以采用PECVD在形成有第一子半导体层301的衬底基板10上形成第二非晶硅薄膜120。
步骤S104、如图12d所示，对第二非晶硅薄膜120的部分进行退火处理以形成第二子半导体层302；其中，第二子半导体层302中，在源极101待形成位置和漏极102待形成位置之间的区域相对应的部分至少包括非晶硅20。
具体的，以第二非晶硅薄膜120为例，对第二非晶硅薄膜120的部分进行退火处理以形成第二子半导体层302可以为，采用选择性退火(Selective Laser Annealing)工艺对第二非晶硅薄膜120进行部分退火，具体的选择性退火的过程如图12d所示，将激光发射器发射出的激光照射至位于第二非晶硅薄膜120背离衬底基板10一侧的掩膜版11，以及位于该掩膜版11与第二非晶硅薄膜120之间且与掩膜版11透过区A的位置相对应的棱镜结构12处。该棱镜结构12对光线具有一定的汇聚作用，能够增加激光的照射强度，从而在棱镜结构12的汇聚作用下，使得第二非晶硅薄膜120在对应掩膜版11透过区A的位置受到激光照射，以进行退火处理，进而使得该位置处对应的第二非晶硅薄膜120区域由非晶硅20转变多晶硅10，形成多晶硅区域。此外，激光不能透过掩膜版11的遮挡区B，因此第二非晶硅薄膜120在对应掩膜版11的遮挡区B位置未受到激光照射，该遮挡区B对应的第二非晶硅薄膜120区域保持为非晶硅20，形成非晶硅区域，从而使得该第二子半导体层302中与在源极101待形成位置和漏极102待形成位置之间的相对应的部分至少包括非晶硅20区域。
最后，如图1a所示，在形成有第二子半导体层302的衬底基板100上形成数据金属层，对该数据金属层进行构图，形成源极101和漏极102。
例如，制作如图2a所示的顶栅型TFT时，该制备方法包括：
S201、在形成有遮光层105的衬底基板100上形成第二非晶硅薄膜120。
S202、对第二非晶硅薄膜120的部分进行退火处理以形成第二子半导体层302；其中，第二子半导体层302中，在源极101待形成位置和漏极102待形成位置之间的区域相对应的部分至少包括非晶硅20。
S203、在形成有第二子半导体层302的衬底基板100上形成第一非晶硅薄膜110。
S204、对第一非晶硅薄膜110进行退火处理以形成第一子半导体层301；其中，第一子半导体层301中，至少在源极101待形成位置和漏极102待形成位置之间的区域相对应的部分由多晶硅10构成，且第一子半导体层301靠近栅极103。
最后，在形成有第一子半导体层301的衬底基板100上形成栅极绝缘层200，在形成栅极绝缘层200的衬底基板100上形成栅极金属层，对该栅极金属层进行构图形成栅极103；在形成有栅极103的衬底基板100上一次形成钝化层和数据金属层，对数据金属层进行构图，形成源极101和漏极102。
需要说明的是，上述顶栅型TFT和上述底栅型TFT仅在各层的形成顺序有所不同，相对应层的制作方法相同或相近，此处不再赘述。
此处还需要说明的是，本发明实施例中的构图可指包括光刻工艺，或，包括光刻工艺以及刻蚀步骤，同时还可以包括打印、喷墨等其他用于形成预定图形的工艺；光刻工艺，是指包括成膜、曝光、显影等工艺过程的利用光刻胶、掩模板、曝光机等形成图形的工艺。可根据本发明中所形成的结构选择相应的构图工艺。
在此基础上，为了降低源极101和漏极102与半导体有源层300之间的接触电阻，可以在制作源极101和漏极102的步骤与制作半导体有源层300的步骤之间，制作欧姆接触层104，以图9所示的TFT为例，该TFT的制备方法还包括：在形成有第二子半导体层302的衬底基板10上，在对应源极101待形成位置以及漏极102待形成位置，形成欧姆接触层104。
具体的，该欧姆接触层104可以通过将硅烷(CH4)和磷烷(PH3)采用PECVD工艺制成掺杂磷离子的非晶硅层；当然也可以采用硅烷(CH4)和硼烷(B2H6)制成掺杂硼离子的非晶硅层，本发明对此不做限定，只要能够形成由非晶硅和导电离子组成的欧姆接触层104，以降低源极101和漏极102与半导体有源层300之间的接触电阻即可。
综合上述，可以看出，如图9所示，本发明通过在第二子半导体层302中位于源极101和漏极102之间的部分设置非晶硅20区域，利用非晶硅20自身的低电子迁移率，以达到降低TFT漏电流的目的；通过将第二子半导体层302中与源极101和漏极102之间区域相对应的部分的由多晶硅10构成，利用多晶硅10自身的高电子迁移率，以达到提高TFT开态电流的目的；以及通过在源极101和漏极102与半导体有源层300之间设置欧姆接触层104，以降低源极101和漏极102与半导体有源层300之间的接触电阻。
而现有技术中，如图13所示，需要通过两次离子掺杂工艺，才能实现与本发明相同的技术效果。其中，一次离子掺杂工艺为，对半导体有源层300中对应源极101和漏极102的区域采用离子高掺杂工艺进行处理，以降低源极101和漏极102与半导体有源层300之间的接触电阻；另一次离子掺杂工艺为，在源极102与本征N区之间，以及漏极102与本征N区之间，采用离子轻掺杂工艺追加LDD(Lightly Doped Drain)结构，以实现保证开态电流的基础上，降低TFT漏电流的目的。
由于进行离子掺杂工艺的设备比较复杂且比较昂贵，以及离子掺杂工艺比较复杂，需要在每次离子注入完成后进行退火处理，并且在离子注入的过程中对离子的浓度以及分布的控制精度要求较高，从而使得制备TFT的工艺复杂化，且制作成本较高。因此，在实现相同的技术效果的前提下，现有技术中采用了两次离子掺杂工艺，而本发明无需离子掺杂，从而能够达到简化制备工艺，降低制作成本的目的。
进一步的，由于非晶硅20在转变为多晶硅10后，会使得由多晶硅10构成区域自身带有一定的电压，而不呈中性，从而对TFT的阈值电压带来一定的影响。为了解决该技术问题，可以制作完成由第一子半导体层301和第二子半导体层302构成的半导体有源层300后，采用离子轻掺杂工艺对构成的半导体有源层300的第一子半导体层301和/或第二子半导体层302进行处理。这样一来，通过对第一子半导体层301和/或第二子半导体层302进行低浓度的磷离子或者硼离子注入后，可以消除该半导体有源层300上的电压，进而消除了对后续制备得到的TFT的阈值电压带来影响。
本发明实施例还提供顶栅型薄膜晶体管的另一种制备方法，该方法包括：
步骤S301、如图14a所示，在形成有遮光层105以及钝化层的衬底基板100上，形成非晶硅薄膜130。
步骤S302、如图14b所示，对该非晶硅薄膜130背离衬底基板100的一侧进行退火处理，以使得非晶硅薄膜130背离衬底基板100的一侧，且至少与源极101待形成位置和漏极102待形成位置之间的区域相对应的部分的非晶硅20转变为多晶硅10(图14b是以非晶硅薄膜130背离衬底基板100的一侧非晶硅20全部转变为多晶硅10为例进行说明的)，以形成第一子半导体层301，此时，非晶硅薄膜层130靠近衬底基板100的一侧仍然为非晶硅层131。
需要说明的是，在完成步骤S102后，可以结束半导体有源层300的制作，即上述非晶硅层131相当于第二子半导体层302。另外，对于步骤S302中通过对非晶硅薄膜130背离衬底基板100的一侧进行退火处理以形成第一子半导体层301，而非晶硅薄膜层130靠近衬底基板100的一侧仍然为非晶硅层131的过程，可以采用准分子激光退火(Excimer Laser Annealing，ELA)技术，在退火过程中通过精确控制激光的焦点以及激光能量来实现退火深度的控制。
然后，如图14c所示，在上述形成第二子半导体层302衬底基板100上形成栅极103、源极101和漏极102。
另外，对制备如图15所示的，源极101和漏极102位于半导体有源层300靠近衬底基板100一侧的顶栅型TFT而言，仅在源极101、漏极102以及栅极103的制作顺序略有差异，对于半导体有源层300的制备与图14c中的半导体有源层300的制备方法相同，此处不再赘述。
当然，在完成上述步骤S102之后，可以继续半导体有源层300的制作，该TFT的制备方法还可以包括：
通过部分退火工艺，对非晶硅薄膜130进行处理，如图16所示，以使得非晶硅薄膜130靠近衬底基板100的一侧，且与源极101和漏极102之间的区域相对应的部分至少包括未经过退火而保留的非晶硅20，以形成第二子半导体层302。
具体的，上述第二子半导体层302形成过程中，通过控制激光的焦点以及激光的能量，并结合选择性退火工艺对靠近衬底基板的一侧的非晶硅层131的部分进行退火，形成第二子半导体层302。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (15)

1.一种薄膜晶体管，包括源极、漏极以及栅极，其特征在于，所述薄膜晶体管还包括半导体有源层，所述半导体有源层包括第一子半导体层和第二子半导体层，所述第一子半导体层靠近所述栅极；
其中，所述第一子半导体层中，至少与所述源极和所述漏极之间的区域相对应的部分由多晶硅构成；所述第二子半导体层中，与所述源极和所述漏极之间的区域相对应的部分至少包括非晶硅。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一子半导体层由多晶硅构成。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二子半导体层的厚度与所述第一子半导体层的厚度的比值为2～4。
4.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二子半导体层在与所述源极和所述漏极之间的区域相对应的部分中，部分由非晶硅构成，其余部分由多晶硅构成。
5.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二子半导体层中，与所述源极和所述漏极之间的区域相对应的部分由非晶硅构成。
6.根据权利要求1至5任一项所述的薄膜晶体管，其特征在于，所述第二子半导体层中，除了与所述源极和所述漏极之间的区域相对应的部分以外的部分由多晶硅构成。
7.根据权利要求1所述的薄膜晶体管，其特征在于，在所述第二子半导体层中，沿所述薄膜晶体管沟道宽度方向，由非晶硅构成的部分其宽度与所述半导体有源层的宽度相同；
和/或，所述第二子半导体层与所述源极和所述漏极之间的区域相对应部分中，沿所述薄膜晶体管沟道长度方向，由非晶硅构成的部分其长度与所述薄膜晶体管沟道长度比值为5％～20％。
8.根据权利要求1所述的薄膜晶体管，其特征在于，所述源极与所述半导体有源层之间，以及所述漏极与所述半导体有源层之间设置有欧姆接触层。
9.一种阵列基板，其特征在于，包括权利要求1至8任一项所述的薄膜晶体管。
10.一种显示装置，其特征在于，包括权利要求9所述的阵列基板。
11.一种薄膜晶体管的制备方法，包括：在衬底基板上形成源极、漏极以及栅极的步骤，其特征在于，还包括：
在所述衬底基板上形成第一非晶硅薄膜；
对所述第一非晶硅薄膜进行退火处理以形成第一子半导体层；其中，所述第一子半导体层中，至少与所述源极和所述漏极之间的区域相对应的部分由多晶硅构成，且所述第一子半导体层靠近所述栅极；
在所述衬底基板上形成第二非晶硅薄膜；
对所述第二非晶硅薄膜的部分进行退火处理以形成第二子半导体层；其中，所述第二子半导体层中，与所述源极和所述漏极之间的区域相对应的部分至少包括非晶硅。
12.根据权利要求11所述的薄膜晶体管的制备方法，其特征在于，在形成所述第一子半导体层和所述第二子半导体层之后，所述方法还包括：
采用离子轻掺杂工艺对构成的半导体有源层的所述第一子半导体层和/或所述第二子半导体层进行处理。
13.根据权利要求11所述的薄膜晶体管的制备方法，其特征在于，所述对所述第二非晶硅薄膜的部分进行退火处理以形成第二子半导体层包括：
将激光发射器发射出的激光照射至位于所述第二非晶硅薄膜背离所述衬底基板一侧的掩膜版，以及位于所述掩膜版与所述第二非晶硅薄膜之间，且与所述掩膜版透过区的位置相对应的棱镜结构处；
在所述棱镜结构对光线汇聚作用下，所述第二非晶硅薄膜在对应所述掩膜版透过区的位置受到所述激光照射，以进行退火处理；
所述第二非晶硅薄膜在对应所述掩膜版的遮挡区位置未受到所述激光照射，以使得所述第二子半导体层中，与所述源极和所述漏极之间的区域相对应的部分至少包括非晶硅。
14.一种薄膜晶体管的制备方法，包括：在衬底基板上形成源极、漏极以及栅极的步骤，其特征在于，还包括：
在所述衬底基板上形成非晶硅薄膜；
对所述非晶硅薄膜背离所述衬底基板的一侧进行退火处理，以使得所述非晶硅薄膜背离所述衬底基板的一侧，且至少与所述源极和所述漏极之间的区域相对应的部分转变为多晶硅，以形成第一子半导体层，所述非晶硅薄膜层靠近所述衬底基板的一侧仍然为非晶硅层。
15.根据权利要求14所述的薄膜晶体管的制备方法，其特征在于，形成所述第一子半导体层之后，所述方法还包括：
通过部分退火工艺，对所述非晶硅薄膜进行处理，以使得所述非晶硅薄膜靠近所述衬底基板的一侧，且与所述源极和所述漏极之间的区域相对应的部分至少包括未经过退火而保留的非晶硅，以形成第二子半导体层。
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