CN105789183A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN105789183A
CN105789183A CN201510626947.8A CN201510626947A CN105789183A CN 105789183 A CN105789183 A CN 105789183A CN 201510626947 A CN201510626947 A CN 201510626947A CN 105789183 A CN105789183 A CN 105789183A
Authority
CN
China
Prior art keywords
power
periphery
pad
power supply
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201510626947.8A
Other languages
English (en)
Inventor
小山田成圣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NODASHI CLIN CO Ltd
Noda Screen Co Ltd
Original Assignee
NODASHI CLIN CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NODASHI CLIN CO Ltd filed Critical NODASHI CLIN CO Ltd
Priority to CN201910753596.5A priority Critical patent/CN110634826A/zh
Publication of CN105789183A publication Critical patent/CN105789183A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/06102—Disposition the bonding areas being at different heights
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1701—Structure
    • H01L2224/1703—Bump connectors having different sizes, e.g. different diameters, heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/81201—Compression bonding
    • H01L2224/81205—Ultrasonic bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83104—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus by applying pressure, e.g. by injection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明涉及半导体器件。这样一种半导体器件的电源布线结构，其包括以倒装芯片方式安装在衬底上的半导体芯片，其降低了内部布线的特性阻抗且由此提高了噪声降低效果，同时实现了在高频电源操作期间的低阻抗。在从平面图观察时的半导体芯片的安装面上的多个周边电极焊盘的内侧区域中，在半导体芯片的保护膜上的第一绝缘膜上，半导体器件具有用于将电力提供至半导体芯片的内侧电源板结构。内侧电源板结构包括在第一绝缘膜上的第一电源板、在第一电源板上的第二绝缘膜、以及第二绝缘膜上的第二电源板。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，且更具体地，涉及一种用于将电力提供至半导体器件中的半导体芯片(半导体集成电路)的电源布线结构，其中在所述半导体器件中，半导体芯片以倒装芯片方式安装在衬底上。
背景技术
通常，对于用于将电力提供至半导体集成电路(以下称为“LSI”)的电源布线结构来说，例如，已知的是JP-A-2006-173418中公开的技术。根据这种技术，一种电源布线结构(以下称为“网孔电源布线结构”)包括：第一布线层，其中多个电源电压供电线(以下称为“电源电压线”)以及多个基准电压供电线(以下称为“接地线”)交替布置；第二布线层，其中多个电源电压线以及多个接地线在与第一布线层的布线方向相垂直的方向上交替布置；以及，布置在第一布线层和第二布线层之间的绝缘层。在网孔布线结构中，经由所述绝缘层，在第一布线层的电源电压线以及第二布线层的接地线的重叠部(相交部)，或者在第一布线层的接地线和第二布线层的电源电压线的重叠部处，形成寄生电容。寄生电容可用作降低电源噪声的电容。
但是，由与近年来已经实现了提高LSI时钟频率，因此通常的网孔电源布线结构的寄生电容不一定被预期用以相对于期望的频带宽度来提供电源噪声降低效果。此外，在最新的LSI设计规则要求更微小的特征的情况下，当LSI电源布线具有网孔结构时，LSI中的信号线***的传输路径具有高特性阻抗。因此，在相对长的布线的情况下，失配可能会发生在LSI中的晶体管的输出阻抗和传输路径的特性阻抗之间，由此造成噪声。而且，具有这种高特性阻抗的相对长的传输路径可充当拾取噪声的天线。同时，对于LIS电源的高频下的电源阻抗(从LSI的角度观察，电源侧上的阻抗)来说，因为网孔结构，因此电源的布线电阻(串联电阻)会变得太高而不能被忽视。这导致由于电源布线网络中的寄生电感和寄生布线电阻而不能获得高频下的LSI的预期操作。
发明内容
因此，本说明书提供一种在具备以倒装芯片方式安装在衬底上的半导体芯片的半导体器件中的电源布线结构，由此可降低LSI的内部布线的特性阻抗且可提高噪声降低效果，同时在LSI电源的高频操作过程中实现较低的阻抗。
本说明书公开了一种半导体器件，包括衬底以及以倒装芯片方式安装在衬底上的半导体芯片。半导体芯片包括形成在面对衬底的安装面的周边部的且被连接至衬底的多个周边电极焊盘，以及在除形成所述多个周边电极焊盘的部分之外的安装面上形成的保护膜。半导体器件还包括：在半导体芯片的保护膜上形成的第一绝缘膜，以及在安装面的平面图中的多个周边电极焊盘的内侧区域中的第一绝缘膜上形成的并且构造为将电力提供至半导体芯片的内侧电源板结构。内侧电源板结构包括：在第一绝缘膜上形成的第一电源板，在第一电源板上形成的第二绝缘膜，以及在第二绝缘膜上形成的第二电源板。
根据这种结构，例如，通过将作为电源板的用于将电力提供至半导体芯片(LSI)的电源路径形成为与半导体芯片的安装面的内侧区域近似相同的面积，可降低电源路径的布线电阻，由此可降低与半导体芯片电源有关的寄生串联电阻或等效串联电阻(ESR)。此外，第一电源板，第二绝缘膜以及第二电源板构成电源噪声移除电容器(旁路电容器)，其具有可比拟或大于形成在LSI中的网孔电极结构的寄生电容器的大电容。由于低ESR、通过第一电源板和第二电源板形成的低ESL(寄生串联电感)的电极、以及通过两个板形成的相对大的电容，可降低信号线噪声以及电源噪声，并可实现LSI的高频下的稳定操作。
在半导体器件中，相多个周边电极焊盘的内侧区域中，半导体芯片可包括本连接至第一电源板的第一内侧电源焊盘以及被连接至第二电源板的第二内侧电源焊盘。第一电源板可包括被连接至第一内侧电源焊盘以及衬底的第一内侧电源端子。第二电源板可包括被连接至第二内侧电源焊盘以及衬底的第二内侧电源端子。半导体芯片可被提供有从衬底经由第一内侧电源端子和第二内侧电源端子的电力。
根据这种构造，在不通过电源线的情况下，电力可从衬底经由形成在周边电极焊盘的内侧区域中的电源焊盘而直接被提供至半导体芯片。因此，可最小化在衬底和半导体芯片之间的电源线。因此，可进一步降低电源线电阻和电感，以及可降低相对于半导体芯片电源的高频的阻抗。而且，第一电源板、第二绝缘膜以及第二电源板构成除电源构造之外的旁路电容器。因此，旁路电容器可在不通过布线线路的情况下直接被连接至半导体芯片，由此可实现较低的ESL，以及可提高LSI的高频操作期间的电源噪声移除效果。
在半导体器件中，多个周边电极焊盘可包括被连接至第一电源板的第一周边电源焊盘以及被连接至第二电源板的第二周边电源焊盘。第一电源板可包括被连接至第一周边电源焊盘的第一周边电源端子。第二电源板可包括被连接至第二周边电源焊盘的第二周边电源端子。半导体芯片可进一步构造成被提供有从衬底经由第一周边电源端子以及第二周边电源端子的电力。
根据这种构造，电力可进一步从衬底经由半导体芯片的周边电源焊盘被提供至半导体芯片。因此，可应对半导体芯片的多个电源***。
在半导体器件中，多个周边电极焊盘可被布置成在内周和外周的两行，第一周边电源焊盘以及第二周边电源焊盘可以是被布置在内周处的周边电极焊盘，并且被布置在外周处的周边电极焊盘可包括第三周边电源焊盘以及第四周边电源焊盘。半导体器件可还包括从平面图观察时被布置在半导体芯片的外侧周边部中并且接近半导体芯片的外侧电源板结构，外侧电源板结构包括被连接至第三周边电源焊盘的第三周边端子的第三电源板、形成在第三电源板上的第三绝缘膜、以及形成在第三绝缘膜上并且包括被连接至第四周边电源焊盘的第四周边端子的第四电源板。
根据这种结构，电力也可从半导体芯片的外侧周边部提供至半导体芯片。即，可进一步增加从衬底至半导体芯片的电源路径。此外，连接至半导体芯片的旁路电容器可以不作为单独的、分离的部件而是被构造为在不通过布线线路的情况下以直接的方式接近半导体芯片的外侧周边。
半导体器件可还包括用于电连接第三电源板和第一电源板的第一连接部，用于电连接第四电源板和第二电源板的第二连接部，以及用于连接第二绝缘膜和第三绝缘膜的第三连接部。
根据这种构造，内侧电源板结构和外侧电源板结构通过第一至第三连接部被电连接并整合，由此可增加从衬底至半导体芯片的供电方式的选择。例如，可省略用于将电力从衬底直接提供至内侧电源板结构的构造(第一和第二内侧电源焊盘，第一和第二内侧电源端子等等)。
在半导体器件中，第三电源板可包括被连接至衬底的第一电源连接盘，且第四电源板可包括被连接至衬底的第二电源连接盘。
根据这种构造，电力可从衬底经由外侧电源板结构被提供至半导体芯片。
在半导体器件中，半导体芯片可具有从平面图来看的矩形形状，外侧电源板结构可被布置为围绕矩形半导体芯片的外侧周边部，且第一电源连接盘和第二电源连接盘可被布置在矩形形状的对角线的延长线上的位置上。
根据这种构造，通过在半导体芯片的对角线的延长线上的位置处提供第一电源连接盘和第二电源连接盘，可容易地确保用于从半导体芯片至衬底的信号布线的空间，由此可容易地设计至衬底的信号布线。
在半导体器件中，第一电源板和第三电源板，第二电源板和第四电源板，以及第二绝缘膜和第三绝缘膜可被分别布置在同一平面上。
根据这种构造，各个电源板和各个绝缘膜可同时并共同地形成在同一平面上。因此，可减少用于芯片内部电源板结构和芯片外侧电源板结构的制造步骤。
根据本发明，在具备以倒装芯片方式安装在衬底上的半导体芯片(LSI)的半导体器件中，内侧电源板结构被提供在半导体芯片的周边电极焊盘的内侧区域中，由此可提高布线***噪声降低效果以及屏蔽效果，且可实现LSI的高频操作过程中的电源的低阻抗。
附图说明
图1是根据第一实施例的半导体器件的截面示意图；
图2是从继电器盘侧观察的半导体器件的局部平面示意图；
图3是示出电源板结构和LSI芯片之间关系的平面示意图；
图4是示出S参数的频率特性的曲线图；
图5是说明半导体器件制造步骤的截面图；
图6是说明半导体器件制造步骤的截面图；
图7是说明半导体器件制造步骤的截面图；
图8是说明半导体器件制造步骤的截面图；
图9是说明半导体器件制造步骤的截面图；
图10是说明半导体器件制造步骤的截面图；
图11是说明半导体器件制造步骤的截面图；
图12是说明LSI芯片的中心部处的电源电压板的连接的方式的局部截面图；
图13是说明LSI芯片的中心部处的接地板的连接的方式的局部截面图；
图14是说明根据第二实施例的半导体器件的电源板结构和LSI芯片的关系的平面示意图；
图15是说明第二实施例的另一电源板结构和LSI芯片的关系的平面示意图；以及
图16是说明第二实施例的另一电源板结构和LSI芯片的关系的平面示意图。
具体实施方式
第一实施例
将参考图1至图13说明第一实施例。
1.半导体器件的构造
如图1中所示，半导体器件10通常包括继电器盘(“衬底”的实例)1以及LSI芯片(“半导体芯片”的实例)2。在继电器盘1和LSI芯片2之间，形成内侧电源板结构40，以将电力从继电器盘1侧提供至LSI芯片2。
内侧电源板结构40包括电源电压板(“第一电源板”的实例)41以及接地板(“第二电源板”的实例)43。在电源电压板41和接地板43之间，形成绝缘膜(“第二绝缘膜”的实例)42，以绝缘各个板。
电源电压板41和接地板43可由Al(铝)或Cu(铜)等构造，例如具有从3μm(微米)至10μm范围的厚度。绝缘膜42例如由STO(钛酸锶)膜构造，例如具有23的相对介电常数(ε0)，以及例如从0.1μm至0.4μm范围的膜厚。第二绝缘膜的相对介电常数(ε0)例如可处于8至100以上的宽范围内。优选地，第二绝缘膜是所谓的顺电材料或高介电材料的绝缘膜。
图1对应于半导体器件10的截面图，近似对应于沿图2的点划线A-A截取的截面图。图2是从继电器盘1侧观察时LSI芯片2的安装面2M侧的透视图。图2主要示出与形成在继电器盘1的顶面11上的布线图案32有关的构造。图3是从接地板43侧观察时LSI芯片2的安装面2M侧的平面图。图3主要示出与电源电压板41和接地板43与LSI芯片2连接有关的构造。
如图3中所示，LSI芯片2在面对继电器盘1的安装面2M的周边部中包括在内周和外周排列成两行的多个周边电极焊盘21。多个周边电极焊盘21包括在外周侧的外周电极焊盘21out，以及在内周侧上的内周电极焊盘21in。作为内周电极焊盘21in，多个周边电极焊盘21还包括连接至电源电压板41的周边电源电压焊盘(“第一周边电源焊盘”的实例)21A，以及连接至接地板43的周边接地焊盘(“第二周边电源焊盘”的实例)21B。
在安装面2M上，在接近多个周边电极焊盘21的内侧区域的中心部处，形成电源电压焊盘(“第一电源焊盘”的实例)23A以及接地焊盘(“第二电源焊盘”的实例)23B。在本实施例中，LSI芯片2包括通常的网孔电源布线结构。
电源电压板41在安装面2M的平面图中具有与多个周边电极焊盘21的内侧区域近似相同的面积，且具有近似正方形的形状。电源电压板41包括连接至电源电压焊盘23A的内部电源电压端子(“第一内侧电源端子”的实例)44A，以及连接至周边电源电压焊盘21A的周边电源电压端子(“第一周边电源端子”的实例)41A。
接地板43具有与电源电压板41近似相同的面积并具有近似正方形的形状。接地板43包括连接至接地焊盘23B的内部接地端子(“第二内侧电源端子”的实例)44B，以及连接至周边接地焊盘21B的周边接地端子(“第二周边电源端子”的实例)43B。电力也从继电器盘1经由周边电源电压端子41A以及周边接地端子43B提供至LSI芯片2。
因此，由电源电压板41、绝缘膜(STO膜)42以及接地板43构造的内侧电源板结构40形成电容器结构。因此，内侧电源板结构40还具备电源路径功能以及用于移除电源路径中出现的噪声的旁路电容器功能。具体地，电源电压板41和接地板43构成旁路电容器扁平电极，而绝缘膜42构成旁路电容器电介质。利用基于从继电器盘1侧提供的电力而存储的电荷，内侧电源板结构40(旁路电容器)也用作用于LSI芯片2的电源(狭义上)。电源电压板41、绝缘膜42以及接地板43仅需被形成在从安装面2M的平面图中来看的多个周边电极焊盘21的内侧区域中，且它们的平面形状不限于图3中所示的那些。
图4是示出与通常的网孔电源布线结构以及根据本实施例的电源板结构有关的S参数(阻抗)的频率特性的仿真结果的实例的曲线图。如图4中所示，在全频率区(10MHz至50GHz)中均可观察到相对于网孔电源布线结构而通过电源板结构所提供的电源阻抗特性的优越性。已经通过仿真确认，电源板结构非常有助于降低LSI芯片电源的阻抗，特别是在1GHz以上的频率区(高频区)中。
用于网孔电源布线结构的仿真条件包括：Al的布线材料；1μm的上下Al布线厚度；30μm的布线宽度；60μm的布线间距；的上/下布线间隙；上/下布线之间的绝缘膜的为3.8的相对介电常数；与电源板结构的面积相同的仿真区。用于电源板结构的仿真条件包括：Al的板材料；3μm的上下Al板厚度；分别为390μm的板的纵向和横向宽度；0.4μm的板间隙；以及板之间的绝缘膜的为20的相对介电常数。
如图1中所示，继电器盘1包括：多个外部连接焊盘3、3A、3B，芯片连接焊盘5，板连接焊盘9A以及9B，过孔31，布线图案32，底面布线图案38以及绝缘体部35等等。
例如通过对预浸片进行固化而构造绝缘体部35，且绝缘体部35被布置在其上安装了LSI芯片2的顶面11和底面12之间。
如图1和图2中所示，在LSI芯片2中的面对多个外周电极焊盘21out的位置处，多个芯片连接焊盘5被形成的继电器盘1的顶面11上。
如图1和图2中所示，在继电器盘1的顶面11上，布线图案32连接所述芯片连接焊盘5以及所述过孔31。
外部连接焊盘3以比芯片连接焊盘5的间距更宽的间距被布置在继电器盘1的底面12上。
如图1中所示，利用激光或钻孔，形成从继电器盘1的底面12侧穿过绝缘体部35并到达布线图案32的多个过孔31。利用填充所述孔的导电材料34，各个过孔31来将布线图案32以及外部连接焊盘3电连接。
通过底面布线图案38连接过孔31和外部连接焊盘3。外部连接焊盘3具备用于外部连接的焊球4。即，半导体器件10是BGA型半导体器件。但是，这仅是实例，并且半导体器件可包括不具有焊球4的LandGridArray(栅格阵列)(LGA)型半导体器件。
形成在继电器盘1的顶面11上的芯片连接焊盘5以及LSI芯片2的外周电极焊盘21out经由被提供至外周电极焊盘21out的微焊球6连接，由此电连接继电器盘1以及LSI芯片2。
电源电压板41和接地板43例如经由微金凸块7A和7B电连接至LSI芯片2，且例如经由微金凸块8A和8B电连接至继电器盘1。
继电器盘1的顶面11和底面12由阻焊层36保护。LSI芯片2和继电器盘1的顶面11之间的间隙等借助已知的底部填充树脂(未示出)填充。
2.半导体器件制造方法
参考图5至图13，现在将说明制造半导体器件10的方法。在图5至图10，以及图12和图13中，上/下关系与图1相反。图5至图8是沿图3的线B-B截取的截面图。图9至图11是沿图2的线A-A截取的截面图。图12是沿图3的线C-C截取的截面图。图13是沿图3的线D-D截取的截面图。
首先，如图5中所示，在LSI芯片2的安装面2M的周边部中，形成有：在内周和周边处排列成两行的多个周边电极焊盘(21in,21out)，电源电压焊盘23A，以及接地焊盘23B，并且在除形成各个焊盘的位置之外，氮化物等的保护膜22例如形成有1μm的膜厚。随后，在除形成了电源电压焊盘23A和接地焊盘23B的边界之外的保护膜22上，且在其中将要形成电源电压板41的区域中，第一BT(双马来酰亚胺)树脂膜(“第一绝缘膜”的实例)25例如形成有50μm厚度。优选地基于材料特性(例如相对介电常数)通过在先实验等来确定在此所采用的第一BT树脂膜25的膜厚，以使得LSI的内部布线的电阻(特性阻抗)例如变成100至150Ω。第一绝缘膜不限于BT树脂膜。
此时，在包括电源电压焊盘23A的区域中，形成第一电源连接开口24A，且在包括接地焊盘23B的区域中，形成第一接地连接开口24B。第一绝缘膜例如具有从3.5至7范围内的相对介电常数(ε0)。优选地，第一绝缘膜是所谓的有机绝缘膜。
随后，如图6中所示，在第一电源连接开口24A中的电源电压焊盘23A上，以及在周边电源电压焊盘21A上，例如形成用于电连接LSI芯片2和电源电压板41的微金凸块7A。
随后，将内侧电源板结构40形成在LSI芯片2的安装面2M的平面图中的多个内周电极焊盘21in的内侧区域中的第一BT树脂膜25上。具体地，如图3中所示，将内侧电源板结构40形成在内周电极焊盘21in的内侧区域中，几乎占据内侧区域。
如图7中所示，作为内侧电源板结构40，将第一电源电压板41形成在除第一接地连接开口24B之外的第一BT树脂膜25上。此时，电源电压板41与形成在电源电压焊盘23A上的微金凸块7A接触。电源电压板41的周边电源电压端子41A与形成在周边电源电压焊盘21A上的微金凸块7A接触。各个微金凸块7A例如通过超声焊接而被连接至电源电压板41。因此，电源电压板41和LSI芯片2电连接。随后，在除第一电源连接开口24A之外的电源电压板41上，例如形成作为绝缘膜的STO膜42。
如图8中所示，在第一接地连接开口24B中的接地焊盘23B上，以及在周边接地焊盘21B上，例如形成用于电连接LSI芯片2和接地板43的微金凸块7B。
如图9中所示，在除第二电源连接开口46A之外的STO膜42上，形成接地板43，由此完成内侧电源板结构40。此时，接地板43与形成在接地焊盘23B上的微金凸块7B接触。接地板43的周边接地端子43B与形成在周边接地焊盘21B上的微金凸块7B接触。各个微金凸块7B例如通过超声焊接被连接至接地板43。因此，接地板43和LSI芯片2电连接。
随后，在除第二接地连接开口46B之外的接地板43上，第二BT树脂膜48例如形成为具有25μm的厚度。随后，如图10中所示，在外周电极焊盘21out上，形成微焊球6。
如图11中所示，形成在LSI芯片2上的微焊球6以及形成在继电器盘1的顶面11上的芯片连接焊盘5被对准。而且，形成在电源电压板41上的内侧电源端子44A以及例如形成在继电器盘1上的微金凸块8A被对准，并且进一步将形成在接地板43上的内部接地端子44B以及例如形成在继电器盘1上的微金凸块8B对准。随后，通过加热并按压微焊球6，以及通过超声焊接微金凸块8A和8B，将LSI芯片2贴附至继电器盘1的顶面11。
图12示出当连接继电器盘1和LSI芯片2时，在LSI芯片2的安装面2M的中心部处，在继电器盘1上的微金凸块8A与LSI芯片2的电源电压焊盘23A之间的电连接方式。如图12中所示，在中心部中的不同位置处，电源电压板41经由微金凸块8A被连接至继电器盘1，并且经由微金凸块7A被连接至LSI芯片2。
类似地，图13示出在继电器盘1的微金凸块8B与LSI芯片2的接地焊盘23B之间的电连接方式。如图13中所示，在中心部中的不同位置处，接地板43经由微金凸块8B被连接至继电器盘1，并且经由微金凸块7B被连接至LSI芯片2。
随后，用于外部连接的焊球4被形成在外部连接焊盘3上，由此完成如图1中所示的半导体器件10。在第一实施例中，在内侧电源板结构40和LSI芯片2之间的连接可仅经由LSI芯片2的安装面2M的中心部中的电源电压焊盘23A以及接地焊盘23B来被提供。或者，该连接可仅经由LSI芯片2的安装面2M的周边部中的周边电源电压焊盘21A和周边接地焊盘21B来被提供。
制造半导体器件10的顺序不限于上述顺序且可根据需要改变。
3.第一实施例的效果
根据本实施例，如平面图中观察，用于将电力提供至LSI芯片2的电源路径被形成为在LSI芯片2的安装面2M上形成的周边电极焊盘21的内侧区域中的内侧电源板结构40，该内侧电源板结构几乎占据内侧区域且具有与内侧区域近似相同的面积。因此，可降低电源路径的布线电阻，且可降低与至LSI芯片2的供电有关的ESR。
具体地，在LSI芯片2的保护膜22(厚度：约1μm)上，例如形成具有50μm厚度的第一BT树脂膜25。在第一BT树脂膜25上，电源电压板41例如具有3μm至10μm的厚度，且形成可与内周电极焊盘21in的内侧区域比拟的面积。已经通过仿真确认，半导体器件10的电源布线结构的这种构造降低了LSI芯片2中的网孔电极结构的电源布线的特性阻抗以及串扰噪声，且还降低了LSI芯片2中的信号布线的特性阻抗和串扰噪声。即，已经确认，通过经由第一BT树脂膜25的电源电压板41的构造，可降低包括网孔电极结构的LSI芯片2的内部布线的特性阻抗，且可提高噪声降低效果。
用于构成与所述电源布线结构有关的内侧电源板结构40的电源电压板41、绝缘膜(STO膜)42以及接地板43也构成电源噪声移除电容器(旁路电容器)。由内侧电源板结构40构造的旁路电容器具有可与LSI芯片2的内部形成的网孔电极结构的寄生电容器比拟的或大于其的电容。因此，可在LSI芯片2的电源(旁路电容器)的高频操作(高频区：参见图4)中实现低阻抗，由此可提高电源噪声降低效果。
此时，电力从继电器盘1经由电源电压焊盘23A以及内侧电源端子44A，以及经由接地焊盘23B和内部接地端子44B提供至LSI芯片2。即，电力在不通过单独的电源路径而从继电器盘1直接提供至LSI芯片2。因此，可最小化在继电器盘1和LSI芯片2之间的电源路径，由此可进一步降低电源路径电阻，且可降低与至LSI芯片2的供电有关的ESR。此外，通过内侧电源板结构40构造的旁路电容器在不经过布线路径的情况下直接连接至LSI芯片2。这也提高了旁路电容器的电源噪声移除效果。
从继电器盘1到LSI芯片2的供电经由周边电源电压焊盘21A和周边电源电压端子41A，以及经由周边接地焊盘21B以及周边接地端子43B来产生。因此，当LSI芯片2的构造包括周边电极焊盘21中的电源电极焊盘时，电力可从继电器盘1经由内侧电源板结构40提供至LSI芯片2。即，在包括内侧电源板结构40的构造中，可应对LSI芯片2的多个电源***。
第二实施例
现在将参考图14至图16说明第二实施例。在以下说明中，将以类似的符号指定类似于第一实施例的部分且出于简化说明的目的，将省略其说明。
根据第二实施例，将说明这样的实例，其中用于提供电源布线以及旁路电容器的电源板结构被额外提供在LSI芯片2的区域外部。具体地，如图14中所示，除了内侧电源板结构40之外，根据第二实施例的半导体器件10A还具备被布置在从平面图来看LSI芯片2的外侧周边部中的四个外侧电源板结构50,60,70和80。外侧电源板结构的数目不限于四个，且例如可以是一个或五个。外侧电源板结构的位置和平面形状也不限于图14中所示的情况。
外侧电源板结构50包括：第三电源板51，其包括连接至第三周边电源焊盘21C的第三周边端子51A；第四电源板53，其包括连接至第四周边电源焊盘21D的第四周边端子53B；以及STO膜52，其为形成在第三电源板51和第四电源板53之间的并将第三电源板51和第四电源板53彼此绝缘的绝缘膜的实例(“第三绝缘膜”的实例)。优选地，第三绝缘膜是所谓的顺电材料或高介电材料的绝缘膜。
类似地，外侧电源板结构60包括：第三电源板61，其包括连接至第三周边电源焊盘21C的第三周边端子61A；第四电源板63，其包括连接至第四周边电源焊盘21D的第四周边端子63B；以及形成在第三电源板61和第四电源板63之间并将第三电源板61和第四电源板63彼此绝缘的绝缘膜(“第三绝缘膜”的实例)62。
类似地，外侧电源板结构70包括：第三电源板71，其包括连接至第三周边电源焊盘21C的第三周边端子71A；第四电源板73，其包括连接至第四周边电源焊盘21D的第四周边端子73B；以及形成在第三电源板71和第四电源板73之间并将第三电源板71和第四电源板73彼此绝缘的绝缘膜(“第三绝缘膜”的实例)72。
类似地，外侧电源板结构80包括：第三电源板81，其包括连接至第三周边电源焊盘21C的第三周边端子81A；第四电源板83，其包括连接至第四周边电源焊盘21D的第四周边端子83B；以及形成在第三电源板81和第四电源板83之间并将第三电源板81和第四电源板83彼此绝缘的绝缘膜(“第三绝缘膜”的实例)82。
如图14中所示，各个第三电源板(51,61,71,81)包括连接至继电器盘1的第一电源连接盘(54A,64A,74A,84A)，且各个第四电源板(53,63,73,83)包括连接至继电器盘1的第二电源连接盘(54B,64B,74B,84B)。经由各个第一电源连接盘和第二电源连接盘，电力从继电器盘1提供至各个外侧电源板结构(50,60,70,80)。
在第二实施例中，在各个电源板结构中，第一电源板41和第三电源板(51,61,71,81)，第二电源板43以及第四电源板(53,63,73,83)，以及绝缘膜42和绝缘膜(52,62,72,82)被分别提供在同一平面上。即，电源板和绝缘膜可分别同时并共同地形成在同一平面上。换言之，可同时并共同地制造内侧电源板结构40和外侧电源板结构(50,60,70,80)。因此，可减少用于半导体器件10A的制造步骤的数目。但是，各个电源板结构的各个板构造可能不被形成在同一平面上。取决于半导体器件10A的构造，任一电源板结构的板构造可以被形成在与形成有另一电源板结构的板构造的平面不同的平面上。
4.第二实施例的效果
根据第二实施例，也可从LSI芯片2的外侧周边部经由外侧电源板结构50,60,70和80，来将电力从继电器盘1提供至LSI芯片2。因此，从继电器盘1将至LSI芯片2的供电的方式可从增多数量的备选方案中进行选择。例如，当LSI芯片2包括多个电源***时，第二实施例可以优选方式应对电源***。此外，通过外侧电源板结构50,60,70和80，连接至LSI芯片2的旁路电容器可在不通过单独形成的布线线路等的情况下直接地被构造为接近LSI芯片2的外侧周边。
5.第二实施例的其它实例
外侧电源板结构不限于图14中所示的实例，且例如可实施为如图15中所示的情况。图15示出外侧电源板结构90，其包括：第三电源板91，第三电源板91包括连接至第三周边电源焊盘21C的第三周边端子91A；第四电源板93，其包括连接至第四周边电源焊盘21D的第四周边端子93B；以及STO膜92，其是形成在第三电源板91和第四电源板93之间并将第三电源板91和第四电源板93彼此绝缘的绝缘膜的实例(“第三绝缘膜”的实例)。
提供外侧电源板结构90以围绕LSI芯片2的外侧周边部。即，第三电源板91，绝缘膜92以及第四电源板93被连续形成，以便围绕LSI芯片2的外侧周边部。
第三电源板91具备用于与继电器盘1连接的多个连接盘94A(“第一电源连接盘”的实例)。第四电源板93具备用于与继电器盘1连接的多个连接盘94B(“第二电源连接盘”的实例)。
此外，如图15中所示，在沿LSI芯片2的对角线的四个位置处，提供用于连接内侧电源板结构40和外侧电源板结构90的连接部95。连接部95各包括：电连接第三电源板91和第一电源板41的第一连接部95A；电连接第四电源板93和第二电源板43的第二连接部95B；以及连接绝缘膜42和绝缘膜92的第三连接部95C。在本实例中，第一连接部95A，第二连接部95B以及第三连接部95C以重叠方式形成在相同位置处并具有相同形状。因此，在图15中，仅示出第一连接部95A。
第一连接部95A，第二连接部95B以及第三连接部95C的形成方式不限于图15中所示的方式。例如，第一连接部95A，第二连接部95B以及第三连接部95C可形成在沿LSI芯片2的一个对角线的位置处。第一连接部95A，第二连接部95B以及第三连接部95C可以不必在相同位置重叠形成。
在该实例的情况下，内侧电源板结构40和外侧电源板结构90被电连接，且通过第一和第二连接部95A和95B整合。因此，从继电器盘1至LSI芯片2的供电的方式可从增多数量的备选方式中进行选择。例如，在这种情况下，可省略用于将电力从LSI芯片2的安装面2M上的中心部提供至LSI芯片2的构造(第一和第二内侧电源端子(44A,44B)，微金凸块(8A,8B)等等)。
而且，如图16中所示，第一电源连接盘94A以及第二电源连接盘94B可提供在矩形形状的对角线的延长线上的位置处。通过由此在LSI芯片2的对角线的延长线上的位置处提供第一电源连接盘94A以及第二电源连接盘94B，可更容易地确保从LSI芯片2至继电器盘1的信号布线的空间。因此，可容易地设计至继电器盘1的信号布线。
第一电源连接盘94A和第二电源连接盘94B不限于布置在LSI芯片2的对角线的延长线上的位置处。例如，在图16的平面图中，连接盘可以镜像方式被布置相对位置处，或它们可布置在分散的位置处。
其他实施例
本发明不限于参考附图说明的实施例，且在本发明的技术范畴内例如可包括以下实施例。
(1)在实施例中，电源电压板是第一电源板且接地板是第二电源板。但是，这仅是实例，且电源电压板可以是第二电源板且接地板可以是第一电源板。这同样适用于第三电源板和第四电源板。
(2)在实施例中，继电器盘(内插器)1被描述成例如其上以倒装芯片方式安装了半导体芯片的衬底。但是，该衬底不限于继电器盘，且可以是双面电路衬底。
(3)在实施例中，LSI芯片2的多个电极焊盘21例如在内周和外周处形成为两行，但是不限于此。本发明例如可在当LSI芯片2的多个电极焊盘21形成为一行或三行时应用。
(4)在实施例中，本申请的各个电源板结构被应用于包括通常的网孔电源布线结构的LSI芯片。但是，不限于此，且本申请的电源板结构可被应用于不包括通常的网孔电源布线结构的LSI芯片。

Claims (8)

1.一种半导体器件，包括：
衬底；以及
以倒装芯片方式安装在所述衬底上的半导体芯片，
其中，
所述半导体芯片包括：
在面对所述衬底的安装面的周边部中形成的并且被连接至所述衬底的多个周边电极焊盘；以及
在除了形成所述多个周边电极焊盘的部分之外的所述安装面上形成的保护膜，
所述半导体器件还包括：
在所述半导体芯片的所述保护膜上形成的第一绝缘膜；以及
在所述安装面的平面图中的所述多个周边电极焊盘的内侧区域中，在所述第一绝缘膜上形成的内侧电源板结构，并且所述内侧电源板结构被构造为将电力提供至所述半导体芯片，
其中，所述内侧电源板结构包括：
在所述第一绝缘膜上形成的第一电源板；
在所述第一电源板上形成的第二绝缘膜；以及
在所述第二绝缘膜上形成的第二电源板。
2.根据权利要求1所述的半导体器件，其中：
在所述多个周边电极焊盘的内侧区域中，所述半导体芯片包括被连接至所述第一电源板的第一内侧电源焊盘以及被连接至所述第二电源板的第二内侧电源焊盘；
所述第一电源板包括被连接至所述第一内侧电源焊盘和所述衬底的第一内侧电源端子；以及
所述第二电源板包括被连接至所述第二内侧电源焊盘和所述衬底的第二内侧电源端子，
其中，
所述半导体芯片被提供有从所述衬底经由所述第一内侧电源端子和所述第二内侧电源端子的电力。
3.根据权利要求1所述的半导体器件，其中：
所述多个周边电极焊盘包括：被连接至所述第一电源板的第一周边电源焊盘，以及被连接至所述第二电源板的第二周边电源焊盘；
所述第一电源板包括被连接至所述第一周边电源焊盘的第一周边电源端子；以及
所述第二电源板包括被连接至所述第二周边电源焊盘的第二周边电源端子，
其中，
所述半导体芯片进一步被构造为：被提供有从所述衬底经由所述第一周边电源端子和所述第二周边电源端子的电力。
4.根据权利要求3所述的半导体器件，其中：
所述多个周边电极焊盘被布置成在内周和外周的两行；
所述第一周边电源焊盘和所述第二周边电源焊盘是被布置在所述内周的周边电极焊盘；以及
被布置在所述外周的所述周边电极焊盘包括第三周边电源焊盘和第四周边电源焊盘，
所述半导体器件进一步包括：从平面图来看在所述半导体芯片的外侧周边部中的并且接近所述半导体芯片来被布置的外侧电源板结构，
所述外侧电源板结构包括：
第三电源板，其包括被连接至所述第三周边电源焊盘的第三周边端子；
在所述第三电源板上形成的第三绝缘膜；以及
第四电源板，其形成在所述第三绝缘膜上并且包括被连接至所述第四周边电源焊盘的第四周边端子。
5.根据权利要求4所述的半导体器件，包括将所述内侧电源板结构和所述外侧电源板结构连接的连接部，
其中，所述连接部包括：
将所述第三电源板和所述第一电源板电连接的第一连接部；
将所述第四电源板和所述第二电源板电连接的第二连接部；以及
将所述第二绝缘膜和所述第三绝缘膜连接的第三连接部。
6.根据权利要求4所述的半导体器件，其中：
所述第三电源板包括被连接至所述衬底的第一电源连接盘；以及
所述第四电源板包括被连接至所述衬底的第二电源连接盘。
7.根据权利要求6所述的半导体器件，其中：
所述半导体芯片从平面图来看具有矩形形状；
所述外侧电源板结构被布置为围绕所述矩形的半导体芯片的外侧周边部；以及
所述第一电源连接盘和所述第二电源连接盘被布置在所述矩形形状的对角线的延长线上的位置处。
8.根据权利要求4至7中的任一项所述的半导体器件，其中，
所述第一电源板和所述第三电源板，所述第二电源板和所述第四电源板，以及所述第二绝缘膜和所述第三绝缘膜被分别地布置在同一平面上。
CN201510626947.8A 2015-01-13 2015-09-28 半导体器件 Pending CN105789183A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910753596.5A CN110634826A (zh) 2015-01-13 2015-09-28 半导体器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015-004170 2015-01-13
JP2015004170A JP6019367B2 (ja) 2015-01-13 2015-01-13 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN201910753596.5A Division CN110634826A (zh) 2015-01-13 2015-09-28 半导体器件

Publications (1)

Publication Number Publication Date
CN105789183A true CN105789183A (zh) 2016-07-20

Family

ID=56368045

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201910753596.5A Pending CN110634826A (zh) 2015-01-13 2015-09-28 半导体器件
CN201510626947.8A Pending CN105789183A (zh) 2015-01-13 2015-09-28 半导体器件

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201910753596.5A Pending CN110634826A (zh) 2015-01-13 2015-09-28 半导体器件

Country Status (5)

Country Link
US (1) US9431337B2 (zh)
JP (1) JP6019367B2 (zh)
KR (1) KR101648113B1 (zh)
CN (2) CN110634826A (zh)
TW (1) TWI567905B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706500A (zh) * 2017-11-22 2018-02-16 深圳市盛路物联通讯技术有限公司 天线装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11538753B2 (en) * 2016-12-30 2022-12-27 Intel Corporation Electronic chip with under-side power block
JP7298373B2 (ja) * 2019-07-31 2023-06-27 株式会社リコー 光電変換装置、画像読取装置、及び画像形成装置
JP2022083468A (ja) * 2020-11-25 2022-06-06 ソニーグループ株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629838A (en) * 1993-06-24 1997-05-13 Polychip, Inc. Apparatus for non-conductively interconnecting integrated circuits using half capacitors
JP2003142786A (ja) * 2001-11-01 2003-05-16 Hioki Ee Corp フレキシブルプリント配線基板
US20050130368A1 (en) * 2002-10-29 2005-06-16 Kiyoshi Ooi Capacitor and manufacturing method thereof, semiconductor device and substrate for a semiconductor device
JP2006173418A (ja) * 2004-12-17 2006-06-29 Matsushita Electric Ind Co Ltd 半導体集積回路の電源構造

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854534A (en) 1992-08-05 1998-12-29 Fujitsu Limited Controlled impedence interposer substrate
US5532512A (en) * 1994-10-03 1996-07-02 General Electric Company Direct stacked and flip chip power semiconductor device structures
JP3465617B2 (ja) * 1999-02-15 2003-11-10 カシオ計算機株式会社 半導体装置
JP2001024150A (ja) * 1999-07-06 2001-01-26 Sony Corp 半導体装置
JP3808030B2 (ja) * 2002-11-28 2006-08-09 沖電気工業株式会社 半導体装置及びその製造方法
US7179670B2 (en) * 2004-03-05 2007-02-20 Gelcore, Llc Flip-chip light emitting diode device without sub-mount
US20050207133A1 (en) * 2004-03-11 2005-09-22 Mark Pavier Embedded power management control circuit
JP4553627B2 (ja) * 2004-04-30 2010-09-29 太陽誘電株式会社 高周波回路モジュールおよび無線通信機器
KR100583966B1 (ko) * 2004-06-08 2006-05-26 삼성전자주식회사 재배치된 금속 배선들을 갖는 집적회로 패키지들 및 그제조방법들
CN101271890B (zh) * 2005-02-14 2010-06-02 富士通株式会社 半导体器件及其制造方法与电容器结构及其制造方法
JP4185499B2 (ja) * 2005-02-18 2008-11-26 富士通マイクロエレクトロニクス株式会社 半導体装置
JP4708148B2 (ja) * 2005-10-07 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置
US8018056B2 (en) * 2005-12-21 2011-09-13 International Rectifier Corporation Package for high power density devices
DE102007003182B4 (de) * 2007-01-22 2019-11-28 Snaptrack Inc. Elektrisches Bauelement
US7880310B2 (en) * 2007-09-28 2011-02-01 Intel Corporation Direct device attachment on dual-mode wirebond die
KR20090044483A (ko) * 2007-10-31 2009-05-07 주식회사 하이닉스반도체 반도체 패키지
US20090296310A1 (en) * 2008-06-03 2009-12-03 Azuma Chikara Chip capacitor precursors, packaged semiconductors, and assembly method for converting the precursors to capacitors
US8435834B2 (en) * 2010-09-13 2013-05-07 Stats Chippac, Ltd. Semiconductor device and method of forming bond-on-lead interconnection for mounting semiconductor die in FO-WLCSP
US8698258B2 (en) * 2011-09-30 2014-04-15 General Electric Company 3D integrated electronic device structure including increased thermal dissipation capabilities
US9673163B2 (en) * 2011-10-18 2017-06-06 Rohm Co., Ltd. Semiconductor device with flip chip structure and fabrication method of the semiconductor device
JP5640969B2 (ja) * 2011-12-26 2014-12-17 三菱電機株式会社 半導体素子
KR101331724B1 (ko) * 2012-04-13 2013-11-20 삼성전기주식회사 양면 냉각 전력 반도체 모듈 및 이를 이용한 멀티-스택 전력 반도체 모듈 패키지
CN102842564B (zh) * 2012-09-12 2014-06-25 矽力杰半导体技术(杭州)有限公司 集成开关电源的倒装封装装置及其倒装封装方法
TWI588955B (zh) * 2012-09-24 2017-06-21 索泰克公司 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件
TW201421629A (zh) * 2012-11-19 2014-06-01 Powertech Technology Inc 具柱狀凸塊之晶片嵌埋封裝構造及其製造方法
US9059696B1 (en) * 2013-08-01 2015-06-16 Altera Corporation Interposer with programmable power gating granularity
JP2015095587A (ja) * 2013-11-13 2015-05-18 日本特殊陶業株式会社 多層配線基板
US9184121B2 (en) * 2014-02-05 2015-11-10 Texas Instruments Incorporated Stacked synchronous buck converter having chip embedded in outside recess of leadframe

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629838A (en) * 1993-06-24 1997-05-13 Polychip, Inc. Apparatus for non-conductively interconnecting integrated circuits using half capacitors
JP2003142786A (ja) * 2001-11-01 2003-05-16 Hioki Ee Corp フレキシブルプリント配線基板
US20050130368A1 (en) * 2002-10-29 2005-06-16 Kiyoshi Ooi Capacitor and manufacturing method thereof, semiconductor device and substrate for a semiconductor device
JP2006173418A (ja) * 2004-12-17 2006-06-29 Matsushita Electric Ind Co Ltd 半導体集積回路の電源構造

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107706500A (zh) * 2017-11-22 2018-02-16 深圳市盛路物联通讯技术有限公司 天线装置
CN107706500B (zh) * 2017-11-22 2020-04-10 深圳市盛路物联通讯技术有限公司 天线装置

Also Published As

Publication number Publication date
KR101648113B1 (ko) 2016-08-12
US9431337B2 (en) 2016-08-30
TWI567905B (zh) 2017-01-21
US20160204058A1 (en) 2016-07-14
JP6019367B2 (ja) 2016-11-02
TW201626525A (zh) 2016-07-16
CN110634826A (zh) 2019-12-31
JP2016131184A (ja) 2016-07-21
KR20160087332A (ko) 2016-07-21

Similar Documents

Publication Publication Date Title
US6724611B1 (en) Multi-layer chip capacitor
US7355836B2 (en) Array capacitor for decoupling multiple voltage rails
US11917750B2 (en) Shielding structure for system-in-package and electronic device
US7884458B2 (en) Decoupling capacitor, wafer stack package including the decoupling capacitor, and method of fabricating the wafer stack package
US9648794B2 (en) Wiring board and electronic apparatus
US10109576B2 (en) Capacitor mounting structure
US20140084416A1 (en) Stacked Package and Method of Manufacturing the Same
JP2007515794A (ja) 内部で遮蔽されたエネルギー調節器
KR100911784B1 (ko) 다중 전압용 분리형 박막 커패시터
US7791896B1 (en) Providing an embedded capacitor in a circuit board
US10916938B2 (en) ESD-protective surface-mount composite component
US20090160019A1 (en) Semiconductor capacitor
CN105789183A (zh) 半导体器件
JP2007081044A (ja) 半導体装置
US10453774B1 (en) Thermally enhanced substrate
TW200525814A (en) A structure package
US20230230951A1 (en) Circuit module
US20230253341A1 (en) Circuit module
JP2012191203A (ja) マルチプレートの基板埋込みキャパシタ及びその製造方法
US11362011B2 (en) Power amplification device
KR20130134071A (ko) 관통 전극을 갖는 반도체 집적 회로 장치
CN100401510C (zh) 半导体装置、半导体主体及其制造方法
US20080093702A1 (en) Semiconductor device having a passive device
US9812523B2 (en) Capacitance structure
US7656007B2 (en) Package substrate with inserted discrete capacitors

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160720