TWI588955B - 使用多重底材形成iii-v族半導體結構之方法及應用此等方法所製作之半導體元件 - Google Patents

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TWI588955B
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瑪麗姆 沙達卡
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Description

使用多重底材形成III-V族半導體結構之方法及應用此等方法所製作之半導 體元件
本發明係關於含有III-V族半導體電晶體之半導體結構之製造方法，以及應用此等方法所形成之半導體結構及電子元件。
半導體結構是製作半導體元件時所使用或形成之結構。半導體元件包含，舉例而言，電子信號處理器、電子記憶元件、感光元件，以及微機電系統(microelectromechanical system,MEMS)元件。此等結構及材料經常包含一種或多種半導體材料(例如矽、鍺、一種III-V族半導體材料等等)，且可包含一積體電路之至少一部分。
此等半導體結構通常製作在含有一層或多層半導體材料之底材上。這些半導體結構按常規是以逐層方式(即微影方式)製作在一底材之一表面上及/或表面中。
在半導體元件發展歷程中，製造業者所使用的此等底材，大多數包含矽材料之薄盤或「晶圓」。此等矽材料晶圓之製作，係先形成一大致柱狀之大型矽單晶晶錠，然後將該單晶晶錠垂直於其長軸加以切割，以 形成多個矽晶圓。此等矽晶圓具有之直徑可寬達大約30公分或以上(即大約12英吋或以上)。雖然該矽晶圓通常具有之厚度為數百微米(例如大約700微米)或更厚，但通常只有在該矽晶圓之一主要表面上之很薄一層(例如厚度小於大約300奈米)之半導體材料會用於形成該矽晶圓上之主動元件。
目前已發展出所謂的「加工底材(engineered substrates)」，此等底材含有相對薄之一層半導體材料(例如厚度小於大約300奈米之一層)設置在一層介電材料上(例如二氧化矽(SiO2)、氮化矽(Si3N4)或氧化鋁(Al2O3))。有時，因該層介電材料可能相當薄(例如太薄以致無法以傳統半導體元件製造設備進行處理)，該半導體材料及該層介電材料可能被設置在相對較厚之一寄主底材(host substrate)或基底底材(base substrate)上，以利製造設備對整個加工底材進行處理。
各種各樣的加工底材已為本發明所屬技術領域所知，此等加工底材所包含之半導體材料可有，舉例而言，矽(Si)、碳化矽(SiC)、鍺(Ge)、鑽石、III-V族半導體材料，及II-VI族半導體材料。
舉例而言，一加工底材可包含在一基底底材，例如氧化鋁，(Al2O3，其可稱為「藍寶石」)之一表面上所形成之一層III-V族半導體材料磊晶層。該磊晶層可經由一移轉製程從一施體結構，例如一施體底材或施體晶錠，形成於該基底底材之前述表面上。當該施體材料極為價昂或其供應稀少時，前述來自一施體結構之移轉便有其需要。使用此種加工底材，便可在該III-V族半導體材料之磊晶層上方形成及處理(例如賦予圖案)其他材料層，以在該加工底材上形成一個或多個元件。然而，該磊晶層與包含該加工底材之基底底材兩者間之熱膨脹係數(Coefficient of Thermal Expansion，CTE)不匹配(或差異)，可能會影響這些其他材料層的形成及處理。舉例而言，若該磊晶層與該基底底材間有顯著之CET不匹配，那麼，在其他材料層的形成過程中，該加工底材便可能蒙受負面影響。
本概要之提供旨在以簡要形式介紹所選定之概念。這些概念將在下文於本發明示範性實施例之詳細說明中進一步闡述。本概要之用意並不在於指出所請求標的之主要特點或基本特點，亦不在於限制所請求標的之範圍。
在一些實施例中，本發明包含形成半導體元件之方法。在一第一沉積腔中，於一第一底材之一表面上磊晶生長一III-V族基底層。將該III-V族基底層從該第一底材之該表面移轉至一第二底材之一表面，當該III-V族基底層被設置在該第二底材上後，在與該第一沉積腔分開之一第二沉積腔中，於該III-V族基底層之一曝露表面上磊晶生長至少一層III-V族元件層。該第一底材表現出之平均熱膨脹係數(CTE)，較該第二底材所表現出之平均CTE更接近該III-V族基底層所表現出之平均CTE。
在其他實施例中，本發明包含應用本發明書所述方法可形成之半導體元件。舉例而言，半導體元件可包括含有一種主體底材材料之一底材，該主體底材材料包含矽。該底材上方設有一III-V族基底層，該III-V族基底層相反於該底材之一表面上設有一第一III-V族元件層，以及該第一III-V族元件層相反於該III-V族基底層之一表面上設有一第二III-V族元件層。該第一III-V族元件層具有一第一材料組成，且該第二III-V族元件層具有與該第一材料組成不同之一第二材料組成，以在該第一III-V族元件層與 該第二III-V族元件層間之一異質接面之鄰近處界定出至少一個電晶體之一電子通道。
100‧‧‧底材
102‧‧‧主體底材材料
103‧‧‧主要表面
104‧‧‧種子層
106‧‧‧第一氧化物層
108‧‧‧第二氧化物層
110‧‧‧氮化物層
120‧‧‧III-V族基底層
121‧‧‧曝露主要表面
124‧‧‧第二底材
125‧‧‧鍵結表面
126‧‧‧主體底材材料
127‧‧‧主要表面
128‧‧‧第一介電層
130‧‧‧第二介電層
131‧‧‧曝露主要表面
132‧‧‧第三介電層
134‧‧‧曝露主要表面
140‧‧‧第一III-V族元件層
142‧‧‧表面
150‧‧‧第二III-V族元件層
160‧‧‧異質接面
170‧‧‧源極接點
170A‧‧‧第一源極接點
170B‧‧‧第二源極接點
172‧‧‧汲極接點
174‧‧‧閘極結構
178‧‧‧結構
180‧‧‧導電線
182‧‧‧導電貫孔
184‧‧‧電性接觸墊
186‧‧‧介電材料
187‧‧‧結構
188‧‧‧導電凸塊或球
190‧‧‧另一結構或元件
192‧‧‧電接點
200‧‧‧結構
202‧‧‧主動表面
210‧‧‧載體底材
212‧‧‧汲極
214‧‧‧介電材料
216‧‧‧導電墊
220‧‧‧半導體結構
222‧‧‧背面
224‧‧‧源極接點層
226‧‧‧導電貫孔或溝槽
228‧‧‧介電材料
230‧‧‧導電墊
250‧‧‧半導體結構
252‧‧‧散熱結構
254‧‧‧結構
256‧‧‧導熱接著劑
圖1為可在其上磊晶生長一III-V族基底層之一第一底材之簡要示意截面圖。
圖2為呈現在圖1之第一底材上方磊晶生長一III-V族基底層之簡要示意截面圖。
圖3為呈現在圖2之III-V族基底層相反於該第一底材之一側，一第二底材被鍵結至圖2之III-V族基底層之簡要示意截面圖。
圖4為呈現將該第一底材從圖3之結構移除後所形成之一半導體結構之簡要示意截面圖。
圖5為呈現在圖4之半導體結構之III-V族基底層之一曝露表面上生長一III-V族元件層後所形成之一半導體結構之簡要示意截面圖。
圖6為呈現在圖5之第一III-V族元件層上生長一第二III-V族元件層後所形成之一半導體結構之簡要示意截面圖。
圖7為呈現在圖6之結構上形成之一橫向高電子遷移率電晶體(HEMT)之一源極接點、一汲極接點及一閘極結構之簡要示意截面圖。
圖8為呈現在圖7之結構上方形成導電部件，以與該電晶體之主動部件建立電氣互連之簡要示意截面圖。
圖9為呈現在圖8之結構上形成電接點，以在結構上及電性上將圖8之結構連接至另一結構或元件之簡要示意截面圖。
圖10為呈現圖9之結構在結構上及電性上與另一結構或元件 耦合之簡要示意截面圖
圖11為呈現部分形成之另一半導體結構之簡要示意截面圖，該半導體結構相似於圖8之結構，但在一III-V族基底層之一側包含兩個源極接點及一閘極結構。
圖12為呈現一載體底材被鍵結至圖11之結構之簡要示意截面圖。
圖13為呈現將多個材料層從圖12之結構移除，以在一III-V族基底層相反於該些源極接點及該閘極結構之一側曝露出該III-V族基底層之一表面所形成之一半導體結構之簡要示意截面圖。
圖14為呈現在圖13之III-V族基底層相反於該些源極接點及該閘極結構之一側形成一汲極，以界定出一垂直HEMT之簡要示意截面圖。
圖15為呈現在圖14之結構上形成電接點，以在結構上及電性上將圖14之結構耦合至另一結構或元件之簡要示意截面圖。
圖16為呈現可應用本說明書所述方法製作之一半導體結構之另一實施例之簡要示意截面圖，該半導體結構包含一橫向HEMT，該HEMT在一III-V族基底層相反於該HEMT之一汲極接點及一閘極結構之一側包含一源極接點層。
圖17為呈現可應用本說明書所述方法製作之一半導體結構之另一實施例之簡要示意截面圖，該半導體結構包含一散熱結構，該散熱結構被接合至上面已製有一HEMT之一III-V族基底層。
圖18為呈現本說明書所述一HEMT在其主動III-V族元件層間之一異質接面之簡要示意一般性能帶圖。
本說明書提出之說明，其用意並非對任何特定半導體材料、結構或元件之實際意見，而僅是用來描述本發明實施例之理想化陳述。
在本說明書中，「III-V族半導體材料」一詞係指並包含至少主要包括元素週期表中一種或多種IIIA族元素(硼、鋁、鎵、銦、鈦)與一種或多種VA族元素(氮、磷、砷、銻、鉍)之任何半導體材料。舉例而言，III-V族半導體材料包括，但不限於，氮化鎵(GaN)、磷化鎵(GaP)、砷化鎵(GaAs)、氮化銦(InN)、磷化銦(InP)、砷化銦(InAs)、氮化鋁(AlN)、磷化鋁(AlP)、砷化鋁(AlAs)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)、磷化銦鎵(InGaP)、氮磷化銦鎵(InGaNP)、砷氮化鎵銦(GaInNAs)等等。
圖1呈現一底材100。該底材100包含一主體底材材料102，該材料所表現出之平均熱膨脹係數(CTE)接近一基底層之一種III-V族半導體材料之平均CTE，該基底層將如下文參照圖2所說明，生長在該底材100上方。(在本說明書中，「平均CTE」一詞係指在溫度500℃下之平均CTE。)舉例而言，一主體底材材料102可被選定，以使待生長在該底材100上方之一基底層之一種III-V族半導體材料之平均CTE係在該主體底材材料102所表現出之平均CTE之大約20%以內或更低，或甚至10%或更低。許多III-V族半導體材料所表現出之平均CTE範圍係從大約4.0 X 10-6/K至大約8 X 10-6/K。GaN所表現出之平均CTE範圍，可從大約5.2 X 10-6/K至大約6.8 X 10-6/K。鉬所表現出之平均CTE已知為大約5.8 X 10-6/K。因此，舉例而言，在待生長於該底材100上方之III-V族半導體材料將包含GaN之實施例中，該主體底材材料102可被選定以包含金屬鉬或以鉬為主之一種合金。舉例而言， 授予Pinnington等人之美國專利7,732,301號，揭露了含有可依照本發明實施例所採用之金屬鉬或以鉬為主之合金之底材，該專利之完整揭露茲以此述及方式納入本說明書。作為非限定性之一特定示例，對於將以磊晶方式生長在該底材100上，且所表現出之平均CTE為大約6.0 X 10-6/K之GaN而言，該底材100之主體底材材料102可被選定，以包含平均CTE為大約5.8 X 10-6/K之以鉬為主之一種金屬材料，因為6.0 X 10-6係在5.8 X 10-6之大約20%以內(在此為大約3.5%)。在其他實施例中，該主體底材材料102可被選定，以包含與待生長於該底材100上方之III-V族半導體材料相同之材料。舉例而言，若要將GaN生長在該主體底材材料102上方，該主體底材材料102可包含獨立式(freestanding)GaN。此種實施例可使高品質之GaN材料得以在該主體底材材料102上生長。然而，獨立式GaN的取得成本通常很昂貴。相較於獨立式GaN，鉬的取得成本較不昂貴，但仍能夠使GaN薄膜形成，其品質只稍微低於在獨立式GaN上形成之GaN薄膜。因此，在一些實施例中，成本與效能間的平衡，可使該主體底材材料102之選擇包含以鉬為主之一種金屬材料，如本說明書所述者。當然，獨立式GaN、以鉬為主之一種金屬材料及其他材料當中任何一者，皆可視成本、效能或給定應用所需之其他要求，而選為該主體底材材料102。
其他材料亦可採用為該主體底材材料102，只要該待磊晶生長在該底材100上之III-V族材料之平均CTE，係在該主體底材材料102所表現出之平均CTE之大約20%內，且該材料在處理過程中需承受之整個溫度範圍內保持安定，不會與該待磊晶生長在該底材100上之III-V族材料起不良反應，亦不會降解或污染該III-V族材料即可。
如圖1所示，作為一選項，該底材100在該主體底材材料102之一主要表面103上方可包含一種或多種額外材料。舉例而言，該底材100可包含一多層底材，該多層底材在該主體底材材料102之主要表面103上方亦包含一種子層104。該種子層104可包含一層III-V族半導體材料，在該層III-V族半導體材料上，可以磊晶方式生長一相對較厚之III-V族基底層，如下文參照圖2所說明。該種子層104可具有一相對薄之平均層厚度(average layer thickness)。舉例而言，該種子層104所具有之一平均層厚度，其範圍可從大約0.1nm至大約200nm。
同樣如圖1所示，在該種子層104與該主體底材材料102間可設有一個或多個中間材料層。舉例而言，一第一氧化物層106可設置在該主體底材材料102之主要表面103上，在該第一氧化物層106相反於該主體底材材料102之一側，一第二氧化物層108可設置在該第一氧化物層106上，在該第二氧化物層108相反於該第一氧化物層106之一側，一氮化物層110可設置在該第二氧化物層108上，以及，在該氮化物層110相反於該第二氧化物層108之一側，該種子層104可設置在該氮化物層110上。
在一些實施例中，該種子層104可從一施體結構移轉至該主體底材材料102，而該些中間層(第一氧化物層106、第二氧化物層108及氮化物層110)可用於促進該種子層104鍵結至該主體底材材料102之主要表面103。
作為非限定性質之示例，在本發明所屬技術領域中被稱為SMART-CUT®製程者，可用於將該種子層104從一施體結構移轉至該主體底材材料102。該SMART-CUT®製程於，舉例而言，給予Bruel之美國專利 RE39,484號(2007年2月6日核發)、給予Aspar等人之美國專利6,303,468號(2001年10月16日核發)、給予Aspar等人之美國專利6,335,258號(2002年1月1日核發)、給予Moriceau等人之美國專利6,756,286號(2004年6月29日核發)、給予Aspar等人之美國專利6,809,044號(2004年10月26日核發)，以及給予Aspar等人之美國專利6,946,365號(2005年9月20日核發)均有說明，該些專利之完整揭露茲以此述及方式納入本說明書。
在該SMART-CUT®製程中，複數個離子(例如氫離子、氦離子或惰性氣體離子當中一種或多種)可沿著一離子植入平面植入一施體結構。該施體結構可包含一種主體晶質III-V族半導體材料，例如單晶GaN。沿著該離子植入平面所植入之離子，在該施體結構內界定出一弱化平面，該施體結構之後可沿著該弱化平面劈裂或以其他方式斷裂。如在本發明所屬技術領域中已知，該些離子植入該施體結構之深度，至少有部分為該些離子植入該施體結構時所具能量之一函數。一般而言，以較低能量植入之離子，其植入深度相對較淺，以較高能量植入之離子，其植入深度相對較深。該施體結構係鍵結至主體底材材料102。一直接分子鍵結製程(direct atomic bonding process)可用於將該施體結構鍵結至該主體底材材料102。在此等實施例中，該些中間層(第一氧化物層106、第二氧化物層108及氮化物層110)可包含作為該分子鍵結製程之一部分而使用之層。舉例而言，該第二氧化物層108及該氮化物層110可形成於該施體結構上，該第一氧化物層106可形成於該主體底材材料102上，之後，該第一氧化物層106可在氧化物對氧化物之一直接鍵結製程中，在分子等級上直接鍵結至該第二氧化物層108。
進行該鍵結製程後，便可使已鍵結之該施體結構沿著該離子植入平面劈裂或以其他方式斷裂。舉例而言，可對該施體結構(連同鍵結至該施體結構之該主體底材材料102)加熱，以造成該施體結構沿該離子植入平面斷裂。作為一選項，可對該施體結構施加機械力，以協助該施體結構沿著該離子植入平面劈裂。在該施體結構沿該離子植入平面劈裂或以其他方式斷裂後，該施體結構之一部分會保持鍵結至該主體底材材料102，該部分界定出該種子層104。該施體結構之其餘部分可在後續之SMART-CUT®製程中重複使用，以將該施體結構之其他部分移轉至其他受體結構。在該斷裂製程後，該種子層之曝露主要表面包含該施體結構之一斷裂表面，並可能包含該種子層104中之離子雜質及晶格瑕疵，在某些應用中，該些晶格瑕疵可包含半導體材料之單一結晶(例如單晶GaN、InN、AlN，或前述者之合金)。對該種子層104可予以處理，以期在該種子層104中降低雜質含量並改進晶格品質(亦即減少鄰近該曝露主要表面處之晶格缺陷數目)。此等處理可包含研磨、拋光、蝕刻及熱回火當中一項或多項。
參照圖2，一III-V族基底層120可以磊晶方式生長在該底材100之一表面上方。該III-V族基底層120可被選定以包含，舉例而言，一種二元III-V族半導體材料，譬如AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP、InAs，或前述者之合金。在一些實施例中，該III-V族基底層120可包含一種III族氮化物材料，譬如AlN、GaN、InN，或前述者之合金(例如InGaN)。
如圖2所示，在一些實施例中，該III-V族基底層120可以磊晶方式生長在該種子層104之一曝露表面上。雖然在圖2中，該種子層104與該III-V族基底層120間繪有一交界，但在該種子層104及該III-V族基底層120 具有相同組成之實施例中，該種子層104與該III-V族基底層120間可以沒有任何可識別之交界。
本發明所屬技術領域中已知之不同製程可用於將該III-V族基底層120以磊晶方式生長在該底材100上方。此等製程包括，但不限於，化學氣相沉積(CVD)、金屬有機化學氣相沉積(MOCVD)、氣相磊晶(VPE)、氫化物氣相磊晶(VPE)、分子束磊晶(MBE)，以及原子層沉積(ALD)。
該III-V族基底層120所生長之平均層厚度，其範圍可從大約100nm至大約10微米或更厚。
在一些實施例中，該III-V族基底層120可包含一種非極性材料(non-polar material)或一種半極性材料(semi-polar material)。在一些實施例中，該III-V族基底層120可包含一種極性材料，且該III-V族基底層120可被生長成使該III-V族基底層120之一曝露主要表面121具有一選定極性。舉例而言，該III-V族基底層120可被生長成使該III-V族基底層120之該曝露主要表面121具有一III族面。換言之，該III-V族基底層120之該曝露主要表面121可至少實質上由III族原子構成。作為非限定性之一示例，該III-V族基底層120可包含GaN，且該III-V族基底層120之該曝露主要表面121可包含本發明所屬技術領域中稱為該晶體結構之「鎵面(Ga-face)」者。換言之，該III-V族基底層120之該曝露主要表面121可至少實質上由鎵原子構成。
在該III-V族基底層120以磊晶方式生長在該底材100之一表面上方後，便可將一第一介電層128設置(例如形成、沉積)在該III-V族基底層120之該曝露主要表面121上。作為非限定性之示例，該第一介電層128 可包含一種氮化物材料，其係用於鈍化(passivate)該III-V族基底層120之該曝露主要表面121(即保護其不受環境及化學損害)。一第二介電層130可設置(例如形成、沉積)在該第一介電層128相反於該III-V族基底層120之一側，以使該第二介電層130具有一曝露主要表面131，如圖2所示。作為非限定性之示例，該第二介電層130包含一種氧化物材料，其會在該III-V族基底層120移轉至一第二底材時，用於與該第二底材形成氧化物對氧化物之一鍵結，如下文所詳細解釋。
該III-V族基底層120可從該底材100之表面移轉至一第二底材124之一表面，如下文參照圖3及圖4所說明。如圖3所示，形成於該III-V族基底層120上方之第二介電層130之表面131可被鍵結至該第二底材124之一鍵結表面125。
如圖3所示，該第二底材124包含一種主體底材材料126。該主體底材材料126所表現出之平均CTE可相似於，或相異於，該III-V族基底層120之III-V族半導體材料之平均CTE，以及該第一底材100之主體底材材料102之平均CTE。在一些實施例中，該主體底材材料126可被選定，以包含有利於後續以處理設備對該第二底材124進行加工及/或處理之一種材料。作為非限定性之一示例，該主體底材材料126可包含矽。在一些實施例中，該主體底材材料126可包含單晶矽(monocrystalline silicon)。在其他實施例中，該主體底材材料126可包含多晶矽(polycrystalline silicon)。在另外之實施例中，該主體底材材料126可包含鑽石、一種類鑽材料，或碳化矽(例如單晶SiC或多晶SiC)。該主體底材材料126亦可採用其他材料，例如陶瓷材料(例如氧化物、氮化物、碳化物)或半導體材料(例如矽、鍺等等)。作為非限 定性之一示例，該主體底材材料126可包含實質上不含污染物之一種材料，因此等污染物若存在，會將非所需之摻雜物或污染物引入製造積體電路所用之半導體處理設備。
如圖3所示，作為一選項，在該主體底材材料126之一主要表面127上方，該第二底材124亦可包含一種或多種額外材料(雖然從圖3角度觀之，該第二底材124是反轉並被鍵結至該III-V族基底層120的)。舉例而言，該第二底材124可包含設置在該主體底材材料126之主要表面127上之一第三介電層132。該第三介電層132可包含一種氧化物材料，以利在該第三介電層132與形成於該III-V族基底層120上方之第二介電層130間形成氧化物對氧化物之一鍵結，以將該III-V族基底層120鍵結至該第二底材124，如下文所說明。
繼續參照圖3，該第二底材124可使用數種鍵結製程當中任一種而鍵結至該第二介電層130之主要表面131。在一些實施例中，可採用一直接分子鍵結製程將該第二底材124鍵結至該第二介電層130之主要表面131，而不需在兩者間使用接著劑。該直接鍵結操作可在該第二底材124之鍵結表面125與該第二介電層130之鍵結表面131間，形成直接分子鍵結。該第二底材124與該第二介電層130間之分子鍵結之性質，將取決於該第二底材124及該第二介電層130之各別鍵結表面之材料組成。在該第二及第三介電層130、132皆由一種氧化物材料所形成之實施例中，該鍵結之特點在於氧化物對氧化物之鍵結，此種鍵結所表現出之鍵結強度，一般而言較氧化物對氮化物鍵結或氮化物對氮化物鍵結更強。因此，形成該第二及第三介電層130、132使之各包含一種氧化物材料，可使相對強之一鍵結得以在該 第二底材124與該III-V族基底層130間形成。
在一些實施例中，該第二底材124之鍵結表面125與該第二介電層130之鍵結表面131間之直接鍵結，可經由形成該第二底材124之鍵結表面125及該第二介電層130之鍵結表面131，使之分別具有相對平滑之表面，然後將該些鍵結表面緊靠在一起，並在兩者間啟始一鍵結波之傳遞而建立。舉例而言，該第二底材124之鍵結表面125及該第二介電層130之鍵結表面131可各被形成為具有一均方根表面粗度(RRMS)，該均方根表面粗度大約為2奈米(2.0nm)或更小，或大約為1奈米(1.0nm)或更小，或甚至大約為四分之一奈米(0.25nm)或更小。該第二底材124之鍵結表面125及該第二介電層130之鍵結表面131皆可使用一機械研磨操作及一化學蝕刻操作當中至少一者而使其表面平滑。舉例而言，一化學機械研磨(CMP)操作可用於使該第二底材124之鍵結表面125及該第二介電層130之鍵結表面131平坦化及/或降低其表面粗度。
使該些鍵結表面125、131變得平滑後，作為一選項，可使用本發明所屬技術領域中之已知製程清潔及/或活化該些鍵結表面125、131。此種活化製程可以促進該鍵結製程之進行及/或致使較強鍵結形成之方式，變更該些鍵結表面125、131之表面化學。
該些鍵結表面125、131可有直接之實體接觸，並可在整個該鍵結界面之一局部區域施加壓力。原子間之鍵結可在該局部受壓區域附近被啟始，且一鍵結波可在該些鍵結表面間之整個界面傳遞。
作為一選項，該鍵結可使用一回火製程加以強化。此種回火製程可包含將該已鍵結結構在一爐中以介於大約攝氏100度(100℃)及大 約攝氏400度(400℃)間之溫度，加熱一段介於大約2分鐘及大約100小時間之時間。
在一些實施例中，該第二底材124與該III-V族基底層120間之直接鍵結，可透過在該第二底材124及該第二介電層130當中一者或兩者之鍵結表面上所形成之一種鍵結材料而達成。在此等實施例中，該第二底材124與該第二介電層130間之界面，可包含該第二底材124與該鍵結材料間之分子鍵結，以及該鍵結材料與該第二介電層130間之分子鍵結。在一些實施例中，該些鍵結之特點可為氧化物對氧化物之鍵結。
參照圖3及圖4，將該第二底材124鍵結至該III-V族基底層120後，該第一底材100便可從該III-V族基底層120移除，該III-V族基底層120會保持鍵結至該第二底材124，以完成將該III-V族基底層120移轉至該第二底材124。該第一底材100可使用一研磨製程、一拋光製程(例如一化學機械研磨(CMP)製程)及一選擇性蝕刻製程當中一項或多項，而從該III-V族基底層120移除。
移除該第一底材100後，該III-V族基底層120之一曝露主要表面134可能包含雜質及/或該III-V族基底層120晶格中之瑕疵，在某些應用中，該些晶格瑕疵可包含半導體材料(即單晶GaN)之一單一結晶。對該III-V族基底層120可進行處理，以期在該III-V族基底層120中降低雜質含量並改進晶格品質(即減少鄰近該曝露主要表面134之晶格中缺陷之數目)。此等處理可包含研磨、拋光、蝕刻及熱回火當中一項或多項。
如前所述，該III-V族基底層120可包含一種極性材料，譬如GaN，而與該第二底材124接合之該III-V族基底層120之表面121可包含該晶 體結構之一III族面，譬如GaN之晶體結構之鎵面。因此，當該第一底材100從該III-V族基底層120移除後，該III-V族基底層120之曝露主要表面134便可包含該晶體結構之一V族面，譬如GaN之晶體結構之氮面(N-face)。當為GaN時，在該晶體結構之鎵面生長GaN之磊晶生長率，一般而言高過在該晶體結構之氮面生長GaN之磊晶生長率。因此，要有效率地磊晶生長相對較厚之GaN層，例如該III-V族基底層120，通常是從一底下層(underlying layer)之鎵面開始，例如圖1中該種子層104之曝露表面。另一方面，相對薄之GaN層，例如下文參照圖5所述之第一及第二III-V族元件層140、150，其生長則可從一底下層之氮面開始，例如該III-V族基底層120之主要表面134。換言之，若較厚層之III-V族半導體材料生長一底下種子層之鎵面，而較薄層之III-V族半導體材料生長在一底下種子材料之氮面，製程效率將可獲得改善。但在其他實施例中，該III-V族基底層120之表面121可包含該晶體結構之V族面(例如GaN之晶體結構之氮面)，而III-V族基底層120之表面134可包含該晶體結構之III族面(例如GaN之晶體結構之鎵面)。
將該III-V族基底層120如上文參照圖3及圖4所述移轉至該第二底材124後，便可在該III-V族基底層120之曝露主要表面134上方形成多個III-V族元件層。該些III-V族元件層可用於形成一個或多個電晶體之一電子通道之至少一部分。
如圖5所示，一第一III-V族元件層140可以磊晶方式生長在該III-V族基底層120之一曝露表面134上，然後，如圖6所示，一第二III-V族元件層150可以磊晶方式生長在該第一III-V族元件層140之一表面142上。當該III-V族基底層120被設置在該第二底材124上面後，該第一III-V族元件層 140便可以磊晶方式生長在該III-V族基底層120之曝露表面134上。同樣地，當該第一III-V族元件層140及該III-V族基底層120被設置在該第二底材124上方後，該第二III-V族元件層150便可以磊晶方式生長在該第一III-V族元件層140上。
在一些實施例中，該III-V族基底層120可如前文參照圖2所說明，在一第一沉積腔中以磊晶方式生長，而該第一III-V族元件層140及該第二III-V族元件層150則可在不同之一第二沉積腔中以磊晶方式生長。舉例而言，該III-V族基底層120可在一HVPE或MOCVD沉積腔中，以磊晶方式生長在該第一底材100上方，而該第一III-V族元件層140及該第二III-V族元件層150則可在分開之一HVPE或MOCVD沉積腔中，以磊晶方式生長在該第二底材124上方之III-V族基底層120上。以此方式，該III-V族基底層120可以磊晶方式生長在該第一底材100之主體底材材料102上方，該主體底材材料102可包含選定之一種材料，例如鉬，以表現出與該III-V族基底層120(其可包含GaN)之CTE極為匹配之CTE。在一第一沉積腔中使該III-V族基底層120形成於CTE匹配之該第一底材100上方後，便可將該III-V族基底層120移轉至該第二底材124，該第二底材124可包含不會將過高含量之雜質帶入製造積體電路所用之半導體處理設備之一種材料，因為該些III-V族元件層140、150係生長在該主體底材材料126上方之III-V族基底層120，而當該主體底材材料126為矽時，更可與要在相同半導體處理設備中形成之其他矽積體電路之製造相配合。
該第一III-V族元件層140可被形成為具有一第一材料組成，該第二III-V族元件層150可被形成為具有不同於該第一III-V族元件層 140之第一材料組成之一第二材料組成。該第一III-V族元件層140及該第二III-V族元件層150之材料組成可加以選定，以在該第一III-V族元件層140與該第二III-V族元件層150間之一異質接面160之鄰近處界定出一電晶體之一電子通道。詳細而言，該第一III-V族元件層140之材料組成可被選定成表現出一第一能帶隙，該第二III-V族元件層150之材料組成可被選定成表現出不同於該第一III-V族元件層140之第一能帶隙之一第二能帶隙。圖18為依照本發明一些實施例，一異質接面160之簡要示意一般性能帶圖。該第一III-V族元件層140中價帶與導帶間之第一能帶隙繪於該異質接面160之左側，該第二III-V族元件層150中價帶與導帶間之第二能帶隙繪於該異質接面160之右側。該第一III-V族元件層140及該第二III-V族元件層150之材料組成可被進一步選定，以使該第一III-V族元件層140及該第二III-V族元件層150內部之能帶結構中之導帶，在鄰近該異質接面160處延伸於一費米能階下方，並在該第一III-V族元件層140及該第二III-V族元件層150當中至少一者，界定出鄰近該異質接面160之一二維電子氣(two-dimensional electron gas，2DEG)，如圖18所示。在習知技術及本發明中，「電子氣(electron gas)」一詞係用於形容電子遷移率極高之一區域或大量高度遷移之電子。如本發明所屬技術領域中所已知，在鄰近該異質接面160之二維電子氣內之電子遷移率(electron mobility)可為相當高。
再參照圖6，在一些實施例中，該第一III-V族元件層140可包含一種三元III-V族半導體材料，例如從AlGaN、InGaN、AlInN、AlGaP、GaInP、AlInP、AlGaAs、GaInAs及AlInAs所構成群組中選定之一種三元III-V族半導體材料。該第二III-V族元件層150可包含一種二元III-V族半導體材 料，例如從AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP及InAs所構成群組中選定之一種二元III-V族半導體材料。在非限定性之一特定示範實施例中，該III-V族基底層120可包含一第一二元III-V族半導體材料，例如GaN，該第一III-V族元件層140可包含一種三元III-V族半導體材料，例如AlGaN，且該第二III-V族元件層150可包含一第二二元III-V族半導體材料，例如GaN。在此等實施例中，該二維電子氣(圖18)可被界定成位於該第二III-V族元件層150中並與該異質接面160相鄰。該第一III-V族元件層140及該第二III-V族元件層150各具有一平均層厚度，其範圍可從大約2nm至大約150nm。
在一些實施例中，該第一III-V族元件層140之至少一部分可被摻雜成n型。舉例而言，諸如GaN、AlGaN等III-V族半導體材料可與矽離子及鍺離子當中一者或多者摻雜，以使該些III-V族半導體材料成為n型。該第二III-V族元件層150之至少一部分可為無摻雜，但在一些實施例中，該第二III-V族元件層150之一部分可被摻雜成p型。舉例而言，諸如GaN、AlGaN等III-V族半導體材料可與碳離子、鎂離子及鋅離子當中一者或多者摻雜，以使該些III-V族半導體材料成為p型。該二維電子氣可來自於該第一III-V族元件層140及該第二III-V族元件層150之此種摻雜，及/或來自於因該些III-V族元件層140、150之III-V族半導體材料之極性而存在於該異質接面160之一電場。
如前所述，該III-V族基底層120可包含一種極性材料，例如GaN，且該III-V族基底層120之曝露主要表面134可包含該晶體結構之一V族面，例如該GaN之晶體結構之氮面。因此，在一些實施例中，該第一III-V 族元件層140可以磊晶方式生長在該III-V族基底層120之極性III-V族半導體材料之一V族面上。
一個或多個電晶體可使用被界定成鄰近該異質接面160之二維電子氣加以製作，該二維電子氣係作為設置於一源極接點與一汲極接點間之一通道區域之至少一部分。此外，可形成或以其他方式提供被組構成選擇性調節通過該源極接點與該汲極接點間之通道區域之電流之一閘極結構。該些電晶體可包含本發明所屬技術領域中稱為「高電子遷移率電晶體(high electron mobility transistor，HEMT)」者，且可以是橫向HEMT或垂直HEMT。此外，該些HEMT可包含假晶式HEMT(pseudomorphic HEMT，pHEMT)，其中該第一III-V族元件層140之一種III-V族半導體材料及該III-V族元件層150之一種III-V族半導體材料(例如GaN)具有不同之鬆弛晶格參數(relaxed lattice parameter)，但因該III-V族元件層150是以磊晶方式生長在該第一III-V族元件層140上，且該III-V族元件層150薄到足以使其晶格結構與該第一III-V族元件層140之晶格結構一致而無太多缺陷，故該III-V族元件層150之III-V族半導體材料之晶格參數，匹配於該第一III-V族元件層140之III-V族半導體材料之晶格參數，且該些III-V族元件層140、150間達到了一應變平衡(strain balance)。
圖7至圖10提供一種可用於形成橫向HEMT之方法之一非限定性示例。
參照圖7，一電晶體之一源極接點170及一汲極接點172可在鄰近該異質接面160處形成或以其他方式提供。所提供之該源極接點170及該汲極接點172，可各與該第一III-V族元件層140與該第二III-V族元件層150 間之異質接面160鄰近處之二維電子氣所界定出之電子通道有電性連通。此外，一電晶體之一閘極結構174可在該第一III-V族元件層140與該第二III-V族元件層150間之異質接面160鄰近處之二維電子氣所界定出之電子通道附近形成或以其他方式提供。
該源極接點170、該汲極接點172及該閘極結構174可各包含一種或多種導電材料，例如一種金屬(例如金、鎳、鉑、鍺、鋁、銅、鈦、鎢，或以此等金屬為主之一合金)或一種摻雜半導體材料(doped semiconductor material)。如圖7所示，該源極接點170及該汲極接點172各可直接形成在該第二III-V族元件層150上方，且可被設置成與該第二III-V族元件層150有直接實體接觸。在一些實施例中，該源極接點170及該汲極接點172各可穿透該第二III-V族元件層150之至少一部分並與該第一III-V族元件層140有直接實體接觸，以確保其與該些III-V族元件層140、150間之異質接面160鄰近處之二維電子氣所界定出之電子通道間之電性接觸。在此組構下，該源極接點170及該汲極接點172係被設置成在橫向上並排，且電流係在橫向上流過該源極接點170與該汲極接點172間之異質接面160鄰近處之二維電子氣所界定出之電子通道。
繼續參照圖7，該閘極結構174可在垂直方向上形成於該第二III-V族元件層150上方，且可以不與該異質接面160鄰近處之二維電子氣所界定出之電子通道有電性連通。但，該閘極結構174可被設置成足夠接近該電子通道，以使向該閘極結構174選擇性施加之一電壓所產生之一電場，可用於選擇性地調節流過該源極接點170與該汲極接點172間之電子通道之電流。作為非限定性之示例，該閘極結構174可被設置成距離該電子通道大約 10nm至大約150nm之間。
雖然圖7僅描繪單一個電晶體，應了解的是，許多(例如數以千計、數以百萬計、數以十億計或更多)電晶體製作在該III-V族基底層120之其各自區域上方。在本發明所屬技術領域中，經常被採用於製作此等電晶體之該些製程通常稱為「前段(front-end-of-line，FEOL)」製程。在此等組構下，每一電晶體所關聯之電子通道可與鄰接電晶體所關聯之電子通道在電性上隔絕。
參照圖8，形成該些電晶體後，便可在該些電晶體相反於該III-V族基底層120之一側，於該些電晶體上方形成額外之一個或多個導電部件層，以使該些電晶體之不同部件(例如該些電晶體之源極接點170、汲極接點172及閘極結構174)在電氣上互連。該些導電部件可包含橫向延伸之導電線180(例如跡線)、垂直延伸之導電貫孔182及電性接觸墊184當中一種或多種。該些導電部件可包含至少局部嵌在一介電材料186中之導電材料區域(例如金、銅、鋁等等)。該一個或多個導電部件層及周圍之介電材料186可在一逐層微影製程(layer-by-layer lithographic process)中形成於該些電晶體上方。在此等製程中，多個介電材料層及多個導電材料層可以交替方式沉積及選擇性地被賦予圖案，以形成該些不同導電部件及該介電材料186。在本發明所屬技術領域中，經常被採用於製作這些導電部件之該些製程通常稱為「後段(back-end-of-line，BEOL)」製程。
該些電晶體及形成於該些電晶體上方之導電部件(例如，該些導電線180、導電貫孔182及電性接觸墊184當中一個或多個)可形成一積體電路之至少一部分。經過上述用於形成該積體電路之主動層之前段及後 段製程處理後，圖8之結構178可被組構成接合至較高層級電子元件或系統所用之另一結構或元件。舉例而言，參照圖9，作為一選項，導電金屬或金屬合金之凸塊或球188可在圖8之結構178之一主動側(即該結構中有該些電晶體製作於其上之側)形成於一曝露主要表面上，以形成圖9之結構187。該些凸塊或球188可與該結構187之導電部件，例如該些導電墊184，有電性接觸。該些凸塊或球188可用於將圖9之結構187在結構上及電性上耦合至另一結構或元件190，如圖10所示。雖然此處所顯示之該結構187包含該第二底材124，但在其他實施例中，該第二底材124可於該結構187在結構上及電性上耦合至該另一結構或元件190之前或之後被移除。
作為非限定性之示例，在該結構187(圖9)上之該些導電金屬凸塊或球188，可在結構上及電性上接合至該另一結構或元件190上之互補電接點192(例如接合墊等等)。該結構或元件190可包含，舉例而言，較高層級之一底材，例如一印刷電路板。在一些實施例中，該些凸塊或球188可包含一種軟焊合金(solder alloy)，並可使用一迴焊(solder reflow)製程，使其在結構上及電性上耦合至該些電接點192。在其他實施例中，該些凸塊或球188可包含其熔點相對高於傳統軟焊合金熔點之一種金屬或金屬合金，並可使用一熱壓接合(thermo-compression bonding)製程，使其在結構上及電性上耦合至該些電接點192。
在圖9之結構187中，用於電氣互連之該些凸塊或球188係提供於圖8之結構178之一主動表面上方，且該結構187係以將該結構187之主動側，面對該結構或元件190之「覆晶(flip-chip)」方式，接合至該結構或元件190(圖10)。此外，該結構187可使用由該些凸塊或球188界定出之所 謂一「球柵陣列(ball-grid array，BGA)」而接合至該結構或元件190。圖9及圖10所示之接合組構，僅作為一種可用於將圖8之結構178在結構上及電性上耦合至另一結構或元件190之方法之非限定性示例而提供。本發明所屬技術領域中已知之其他結構及電性接合技術亦可在本發明之其他實施例中採用。此等技術包括，但不限於，導線接合(wire-bonding)技術、引線覆蓋晶片(lead-over chip)接合技術、針柵陣列(pin-grid array)接合技術等等。
相對於參照圖7至圖10所述之橫向HEMT，圖11及圖12呈現其電晶體包含一垂直HEMT之另一實施例。
圖11呈現一結構200，除了包含一第一源極接點170A及一第二源極接點170B外，該結構200大致而言與圖8之結構178相似。該第一源極接點170A及該第二源極接點170B可在鄰近該異質接面160之處形成或以其他方式提供。所提供之該些源極接點170A、170B，可各與該第一III-V族元件層140與該第二III-V族元件層150間之異質接面160鄰近處之二維電子氣所界定出之電子通道有電性連通。此外，一閘極結構174可如前文所述，在該異質接面160鄰近處之二維電子氣所界定出之電子通道附近形成或以其他方式提供。該些源極接點170A、170B及該閘極結構174各可包含一種或多種導電材料，例如一種金屬(例如金、鎳、鉑、鍺、鋁、銅、鈦、鎢，或以此等金屬為主之一合金)或一種摻雜半導體材料。該些源極接點170A、170B各可直接形成在該第二III-V族元件層150上方，且可被設置成與該第二III-V族元件層150有直接實體接觸。在一些實施例中，該些源極接點170A、170B各可穿透該第二III-V族元件層150之至少一部分，並與該第一III-V族元 件層140有直接實體接觸，以確保其與該異質接面160鄰近處之二維電子氣所界定出之電子通道間之電性接觸。在此組構下，該些源極接點170A、170B係被設置成在橫向上並排。
繼續參照圖11，該閘極結構174可如前所述，在垂直方向上形成於該第二III-V族元件層150上方。一個或多個導電結構，譬如導電線180及導電貫孔182，可以類似前文參照圖8所述之方式形成於該結構200之一主動表面上方。在形成該些源極接點170A、170B、該閘極結構174及該主動表面上方之該些導電部件後，一汲極接點可如下文參照圖12至圖15之說明而形成。形成一汲極接點之類似方法亦說明於，舉例而言，M.Sugimoto及H.Ueda等人之〈Vertical device operation of AlGaN/GaN HEMTs on free-standing n-GaN substrates〉，該文發表於Power Conversion Conference-Nagoya,2007(2-5 April 2007),IEEE pp.368-372(以下稱「Sugimoto等人文章」)，其全文茲以此述及方式納入本說明書。
參照圖12，作為一選項，一載體底材210可暫時被接合至圖11之結構200之一主動表面202。該載體底材210可有利於在該汲極接點形成過程中及後續製程期間對該結構200之處理。該載體底材210可包含一大致平坦層之，舉例而言，一種陶瓷材料、一種金屬材料，或一種半導體材料。陶瓷材料之實例包括氧化物(例如氧化矽、氧化鋯、氧化鋁、氧化釔等等)、氮化物(氮化鋁、氮化矽等等)及碳化物(例如碳化矽、碳化硼等等)。金屬材料之實例包括銅、金、鎳、鋁、鎢、鈦，及此等材料之合金。該金屬材料所表現出之熔點應高到足以在製程期間保持固態。半導體材料之實例包括矽、鍺、一種III-V族半導體材料，及此等材料之混合物。該載體底材 210可使用，舉例而言，一接著劑或一直接分子鍵結製程，而暫時接合至該結構200。
參照圖13，該III-V族基底層120之表面121可使用，舉例而言，一研磨製程、一拋光製程(例如一化學機械研磨(CMP)製程)及一選擇性蝕刻製程當中一項或多項將該主體底材材料126、該第一介電層128、該第二介電層130及該第三介電層132從圖12之結構移除後而曝露出來。
如圖14所示，一層導電材料可提供在該III-V族基底層120之表面121之至少一部分之上方，以界定出一垂直HEMT之一汲極212。該汲極212之該層導電材料，可包含前文參照圖7說明該源極接點170、汲極接點172及閘極結構174時所述之任何導電材料。該汲極212之該層導電材料，可使用一化學氣相沉積(CVD)製程、一物理氣相沉積(PVD)製程、一蒸鍍製程、一無電電鍍製程，及一電解電鍍製程當中一項或多項，沉積在該III-V族基底層120之表面121上。
如圖15所示，一介電材料214，例如一種電絕緣陶瓷材料(例如氧化矽)，可提供於該汲極212上方。一個或多個開孔可穿透該介電材料214而形成，且一導電貫孔或一導電墊216可提供於該開孔中，以使該汲極212與形成於該介電材料214上方之一個或多個導電凸塊或球188在電性上互連。其他導電凸塊或球188可與其各自之導電部件(例如導電線180及導電貫孔182)在電性上互連，經由通透之導電貫孔(未顯示)與該些源極接點170A、170B及該閘極結構174有電性連通，並與該汲極212、該III-V族基底層120、該第一III-V族元件層140及該第二III-V族元件層150在電性上絕 緣。
該III-V族基底層120雖被繪成均質(homogenous)，但該III-V族基底層120之不同區域可選擇性地使之為n型摻雜、p型摻雜，及/或無摻雜，以在該異質接面160鄰近處之電子通道與該汲極212間，界定出穿透該III-V族基底層120之一個或多個垂直電子路徑。在本發明所屬技術領域中，此等穿透該III-V族基底層120之垂直路徑通常稱為「開孔(aperture)」。詳參Sugimoto等人文章。形成圖15之結構後，便可如前文參照圖10所說明，使該結構在結構上及電性上耦合至所需較高層級之一底材。
圖16呈現可使用本說明書所述方法製作之一半導體結構220之一額外實施例。該結構220類似於圖10之結構且包含一橫向HEMT，該HEMT包含如前文參照圖7所述而形成之一源極接點170、一汲極接點172及一閘極結構174。但圖16之結構220並非以覆晶方式接合至較高層級之一結構或元件190，而是具有面朝該另一結構或元件190之一背面222，該背面222可在結構上及電性上耦合至該另一結構或元件190。此外，圖16之該些源極接點170可以不在電性上連接至該些導電線180(不經由該些導電貫孔182)。圖16之橫向HEMT可類似於M.Sadaka及S.Chandrasekaran等人在〈Novel GaAs Switch for Compact and Efficient Power Conversion〉,CS MANTECH Conference,April 14-17,Chicago,IL(2008)一文中所述之橫向底材驅動HEMT(substrate-drive HEMT，SD-HEMT)，其全文茲以此述及方式納入本說明書。如圖16所示，包含一層導電材料之一源極接點層224，可以沉積或其他方式提供於該III-V族基底層120之表面121上方。該主體底材材料126、該第一介電層128、該第二介電層130，及該第三介電層132(圖12)， 可如前文參照圖13所述，從該III-V族基底層120之表面121移除，之後，該源極接點層224便可提供於該III-V族基底層120之表面121上。該源極接點層224可包含前文參照圖7說明該源極接點170、汲極接點172及閘極結構174時所述之任何導電材料。該源極接點層224可使用，舉例而言，一化學氣相沉積(CVD)製程、一物理氣相沉積(PVD)製程、一蒸鍍製程、一無電電鍍製程，及一電解電鍍製程當中一項或多項，而沉積在該III-V族基底層120之表面121上。
該源極接點170可包含一導電貫孔或溝槽226，其在該異質接面160鄰近處之電子通道與該源極接點層224間穿透該III-V族基底層120。該導電貫孔或溝槽226可包含前文參照圖7說明該源極接點170、汲極接點172及閘極結構174時所述之任何導電材料，且該導電貫孔或溝槽226可經由使用一蝕刻製程形成穿透該III-V族基底層之一貫孔或開孔，然後使用一化學氣相沉積(CVD)製程、一物理氣相沉積(PVD)製程、一蒸鍍製程、一無電電鍍製程，及一電解電鍍製程當中一項或多項，將導電材料沉積在該貫孔或開孔內而形成。在一些實施例中，作為一選項，該導電貫孔或溝槽226可至少有局部被電絕緣之一材料或一區域所圍繞，例如被一種介電材料或該III-V族基底層120之一p型摻雜區所圍繞。
如圖16所示，一介電材料228，譬如一種電絕緣陶瓷材料(例如氧化矽)，可提供於該源極接點層224上方。一個或多個開孔可形成並穿透該介電材料228，且一導電貫孔或一導電墊230可提供於該開孔內，以使該源極接點層224與形成於該介電材料228上方之一個或多個導電凸塊或球188在電性上互連。其他導電凸塊或球188可與其各自之導電部件(例如導 電線180及導電貫孔182)在電性上互連，經由通透之導電貫孔(未顯示)與該些汲極接點172及該閘極結構174有電性連通，並與該源極接點層224、該III-V族基底層120、該第一III-V族元件層140及該第二III-V族元件層150在電性上絕緣。
如前所述，在本說明書所揭露之任何實施例中，包含圖16所揭露者，該III-V族基底層120雖被繪成均質，但該III-V族基底層120之不同區域可選擇性地使之為n型摻雜、p型摻雜，及/或無摻雜，以在該III-V族基底層120內界定出導電區域及不導電區域。
作為一選項，一散熱結構可被接合至本說明書前述任何半導體結構，以利該些半導體結構在操作期間之降溫。作為非限定性之一示例，圖17呈現包含一散熱結構252之一半導體結構250，該散熱結構252被接合至一結構254，該結構254類似於圖10所示結構，但其中之第二底材124(圖10)已從該III-V族基底層120之表面134移除。該散熱結構252可包含一種導熱材料，例如一種金屬或金屬合金。該散熱結構252可使用，舉例而言，一種導熱接著劑256或一金屬對金屬直接鍵結製程，而接合至該III-V族基底層120之表面134。舉例而言，一金屬層(例如一層銅、鎢或銀)可沉積在該III-V族基底層120之表面134上。另一金屬層(例如一層銅或鎢)亦可視需要沉積在該散熱結構252上。接著，該散熱結構252之金屬層可如前文參照圖3所述，使用一金屬對金屬直接鍵結製程，在分子等級上直接鍵結至該III-V族基底層120上之金屬層。
此種散熱結構252可應用於本說明書所述任何其他半導體結構。
茲將本發明非限定性之示範實施例說明如下。
實施例1：一種形成一半導體元件之方法，該方法包括：在一第一沉積腔中，於一第一底材之一表面上磊晶生長一III-V族基底層；將該III-V族基底層從該第一底材之該表面移轉至一第二底材之一表面；以及當該III-V族基底層被設置在該第二底材上後，在與該第一沉積腔分開之一第二沉積腔中，於該III-V族基底層之一曝露表面上磊晶生長至少一層III-V族元件層；其中該第一底材表現出之平均熱膨脹係數(CTE)，較該第二底材所表現出之平均CTE更接近該III-V族基底層所表現出之平均CTE。
實施例2：如實施例1之方法，其中於該III-V族基底層之曝露表面上磊晶生長至少一層III-V族元件層包括：在該第二沉積腔中，於該III-V族基底層之股曝露表面上生長一第一III-V族元件層，該第一III-V族元件層具有第一材料組成；以及在該第二沉積腔中，於該第一III-V族元件層上生長一第二III-V族元件層，該第二III-V族元件層具有與該第一材料組成不同之一第二材料組成，以在該第一III-V族元件層與該第二III-V族元件層間之一異質接面之鄰近處界定出至少一個電晶體之一電子通道。
實施例3：如實施例2之方法，其更包括：提供該至少一個電晶體之一源極接點及一汲極接點，使之與被界定成鄰近該第一III-V族元件層與該第二III-V族元件層間之異質接面之該電子通道有電性連通；以及提供該至少一個電晶體之一閘極結構，使之鄰近該源極接點與該汲極接點間之該電子通道。
實施例4：如實施例3之方法，其中提供該至少一個電晶體之源極接點及汲極接點，使之與被界定成鄰近該第一III-V族元件層與該第二 III-V族元件層間之異質接面之該電子通道有電性連通包括：使該源極接點在垂直方向上形成於該第二III-V族元件層上方並與該第二III-V族元件層有直接實體接觸；以及使該汲極接點在垂直方向上形成於該第二III-V族元件層上方並與該第二III-V族元件層有直接實體接觸。
實施例5：如實施例3之方法，其中提供該至少一個電晶體之源極接點及汲極接點，使之與被界定成鄰近該第一III-V族元件層與該第二III-V族元件層間之異質接面之該電子通道有電性連通包括：在該III-V族基底層相反於該第一III-V族元件層之一側提供一導電結構；以及經由穿透該III-V族基底層之一電性路徑，在該至少一個電晶體之源極接點及汲極接點當中至少一個與該導電結構間建立電性接觸。
實施例6：如實施例3至5中任一例之方法，其中提供該至少一個電晶體之閘極結構，使之鄰近該源極接點與該汲極接點間之電子通道包含在垂直方向上使該閘極結構形成於該第二III-V族元件層上方。
實施例7：如實施例2至6中任一例之方法，其更包括組構該至少一個電晶體以包含一高電子遷移率電晶體(high electron mobility transistor)。
實施例8：如實施例7之方法，其中組構該至少一個電晶體以包含一高電子遷移率電晶體包括組構該至少一個電晶體以包含一假晶式(pseudomorphic)高電子遷移率電晶體。
實施例9：如實施例2至8中任一例之方法，其中於該第一底材之表面上磊晶生長該III-V族基底層包括於該第一底材之表面上磊晶生長一種III族氮化物材料。
實施例10：如實施例9中任一例之方法，其中於該III-V族基底層之曝露表面上生長該第一III-V族元件層包括在生長於該第一底材之表面上方之該III族氮化物材料之一曝露表面上磊晶生長一種三元III-V族半導體材料。
實施例11：如實施例10之方法，其中在該第一III-V族元件層上生長該第二III-V族元件層包括在該三元III-V族半導體材料之一表面上磊晶生長一種二元III-V族半導體材料。
實施例12：如實施例2至11中任一例之方法，其中於該第一底材之表面上磊晶生長該III-V族基底層包括於該第一底材之表面上磊晶生長一種極性III-V族半導體材料，且其中於該III-V族基底層之曝露表面上生長該第一III-V族元件層包括在該極性III-V族半導體材料之一V族面上生長該第一III-V族元件層。
實施例13：如實施例2至12中任一例之方法，其更包括：選定該III-V族基底層以包含自AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP及InAs所構成群組中選定之一第一二元III-V族半導體材料；選定該第一III-V族元件層以包含自AlGaN、InGaN、AlInN、AlGaP、GaInP、AlInP、AlGaAs、GaInAs及AlInAs所構成群組中選定之一種三元III-V族半導體材料；以及選定該第二III-V族元件層以包含自AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP及InAs所構成群組中選定之一第二二元III-V族半導體材料。
實施例14：如實施例13之方法，其更包括：選定該第一二元III-V族半導體材料以包含GaN；選定該三元III-V族半導體材料以包含AlGaN；及選定該第一二元III-V族半導體材料以包含GaN。
實施例15：如實施例2至14中任一例之方法，其更包括：選定該第一III-V族元件層之第一材料組成以表現出一第一能帶隙；以及選定該第二III-V族元件層之第二材料組成，以表現出與該第一能帶隙不同之一第二能帶隙，該第一III-V族元件層及該第二III-V族元件層內部一能帶結構中之一導帶在鄰近該異質接面處延伸於一費米能階下方，以在該第一III-V族元件層及該第二III-V族元件層當中至少一者中界定出鄰近該異質接面之一二維電子氣。
實施例16：如實施例15之方法，其中該二維電子氣係被界定在該第二III-V族元件層中，與該異質接面相鄰。
實施例17：如實施例1至16中任一例之方法，其更包括：選定該第一底材，以包含表現出一第一平均CTE之一第一底材材料；以及選定該III-V族基底層，以包含表現出一第二平均CTE之一種III-V族半導體材料，該第二平均CTE係在該第一平均CTE之大約20%以內或更低。
實施例18：如實施例1至18中任一例之方法，其更包括選定該第一底材材料，以包含金屬鉬或一種金屬鉬合金。
實施例19：如實施例1至18中任一例之方法，其更包括選定該III-V族基底層以包含GaN。
實施例20：如實施例17之方法，其更包括選定該第二底材以包含一第二底材材料，該第二底材材料表現出與該第一平均CTE不同之一第三平均CTE。
實施例21：如實施例1至20中任一例之方法，其更包括選定該第二底材材料以包含矽。
實施例22：一半導體元件，該元件包括：一底材，該底材包括含有矽之一種主體底材材料；一III-V族基底層，其被設置在該底材上方；一第一III-V族元件層，其位在該III-V族基底層相反於該底材之一表面上，該第一III-V族元件層具有一第一材料組成；以及一第二III-V族元件層，其位在該第一III-V族元件層相反於該III-V族基底層之一表面上，該第二III-V族元件層具有與該第一材料組成不同之一第二材料組成，以在該第一III-V族元件層與該第二III-V族元件層間之一異質接面之鄰近處界定出至少一個電晶體之一電子通道。
實施例23：如實施例22之半導體元件，其更包括：該至少一個電晶體之一源極接點及一汲極接點，其與被界定成鄰近該第一III-V族元件層與該第二III-V族元件層間之該異質接面之該電子通道有電性連通；以及該至少一個電晶體之一閘極結構，其鄰近該源極接點與該汲極接點間之電子通道。
實施例24：如實施例23之半導體元件，其中該源極接點被設置成在垂直方向位於該第二III-V族元件層上方並與該第二III-V族元件層有直接實體接觸，以及該汲極接點被設置成在垂直方向位於該第二III-V族元件層上方並與該第二III-V族元件層有直接實體接觸。
實施例25：如實施例23之半導體元件，其更包括在該III-V族基底層相反於該第一III-V族元件層之一面上之一導電結構，該導電結構經由穿透該III-V族基底層之一電性路徑，而與該至少一個電晶體之該源極接點及該汲極接點當中至少一者有電性接觸。
實施例26：如實施例23至25中任一例之半導體元件，其中該 閘極結構被設置成在垂直方向上位於該第二III-V族元件層上方。
實施例27：如實施例23至26中任一例之半導體元件，其中該至少一個電晶體包含一高電子遷移率電晶體。
實施例28：如實施例27之半導體元件，其中該高電子遷移率電晶體包含一假晶式高電子遷移率電晶體。
實施例29：如實施例22至28中任一例之半導體元件，其中該III-V族基底層包含一種III族氮化物材料。
實施例30：如實施例22至29中任一例之半導體元件，其中該第一III-V族元件層包含一種三元III-V族半導體材料。
實施例31：如實施例22至30中任一例之半導體元件，其中該第二III-V族元件層包含一種二元III-V族半導體材料。
實施例32：如實施例22至32中任一例之半導體元件，其中該III-V族基底層包含一種極性III-V族半導體材料，且其中該第一III-V族元件層係被設置在該極性III-V族半導體材料之一V族面上。
實施例33：如實施例22至32中任一例之半導體元件，其中：該III-V族基底層包含自AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP及InAs所構成群組中選定之一第一二元III-V族半導體材料；該第一III-V族元件層包含自AlGaN、InGaN、AlInN、AlGaP、GaInP、AlInP、AlGaAs、GaInAs及AlInAs所構成群組中選定之一種三元III-V族半導體材料；以及該第二III-V族元件層包含自AlN、AlP、AlAs、GaN、GaP、GaAs、InN、InP及InAs所構成群組中選定之一第二二元III-V族半導體材料。
實施例34：如實施例33之半導體元件，其中：該第一二元 III-V族半導體材料包含GaN；該三元III-V族半導體材料包含AlGaN；以及該第二二元III-V族半導體材料包含GaN。
實施例35：如實施例22至34中任一例之半導體元件，其中：該第一III-V族元件層之第一材料組成表現出一第一能帶隙；以及該第二III-V族元件層之第二材料組成表現出與該第一能帶隙不同之一第二能帶隙，該第一III-V族元件層及該第二III-V族元件層內部一能帶結構中之一導帶在鄰近該異質接面處延伸於一費米能階下方，以在該第一III-V族元件層及該第二III-V族元件層當中至少一者界定出鄰近該異質接面之一二維電子氣。
實施例36：如實施例35之半導體元件，其中該二維電子氣係被設置在該第二III-V族元件層中，與該異質接面相鄰。
上述該些示範實施例並不會限制本發明之範圍，因該些實施例僅為本發明之實施例之範例，而本發明乃是由所附之申請專利範圍及其法律均等範圍所界定。任何均等之實施例均屬本發明之範圍。事實上，對本發明所屬技術領域具有通常知識者而言，除本說明書所示及所述者外，對於本發明之各種更動，例如替換所述元件之有用組合，亦會因本說明書之說明而變得顯而易見。此等更動及實施例亦擬落入所附之申請專利範圍內。
100‧‧‧底材
102‧‧‧主體底材材料
103‧‧‧主要表面
104‧‧‧種子層
106‧‧‧第一氧化物層
108‧‧‧第二氧化物層
110‧‧‧氮化物層

Claims (7)

  1. 一種形成一半導體元件之方法，該方法包括：在一第一沉積腔中，於一第一底材之一表面上磊晶生長一III-V族基底層，該第一底材包含金屬鉬或一金屬鉬合金，該第一底材表現出一第一平均熱膨脹係數(CTE)，該III-V族基底層包含一III-V族半導體材料，其表現出在該第一平均CTE之大約10%或更低以內之一第二平均CTE；將該III-V族基底層從該第一底材之該表面移轉至一第二底材之一表面；在該III-V族基底層移轉至該第二底材後，在與該第一沉積腔分開之一第二沉積腔中，於該III-V族基底層之一曝露表面上磊晶生長一第一III-V族元件層，並在該III-V族基底層設置在該第二底材上時，在該第二沉積腔中於該第一III-V族元件層上磊晶生長一第二III-V族元件層，該第一III-V族元件層具有一第一材料組成，該第二III-V族元件層具有與該第一材料組成不同之一第二材料組成，以在該第一III-V族元件層與該第二III-V族元件層間之一異質接面之鄰近處界定出至少一電晶體之一電子通道；提供該至少一電晶體之一第一源極接點及一第二源極接點，使其與該第二III-V族元件層有電性接觸且與該電子通道有電性連通； 提供該至少一電晶體之一閘極結構，使之鄰近該第一源極接點與該第二源極接點間之電子通道；將一載體底材暫時接合在該第一源極接點、該第二源極接點及該閘極結構上方；將該第二底材從該III-V族基底層移除及曝露出該III-V族基底層之一表面；在該III-V族基底層之曝露表面之至少一部分之上方提供一層導電材料，該層導電材料界定出該至少一電晶體之一汲極接點；以及在與該III-V族基底層相對之一側，於該汲極接點上方提供一介電材料；其中該至少一電晶體包括一垂直高電子遷移率電晶體。
  2. 如申請專利範圍第1項之方法，其更包括組構該至少一個電晶體以包含一假晶式高電子遷移率電晶體(pseudomorphic high electron mobility transistor)。
  3. 如申請專利範圍第1項之方法，其中於該第一底材之表面上磊晶生長該III-V族基底層包括於該第一底材之表面上磊晶生長一種極性III-V族半導體材料，且其中於該III-V族基底層之曝露表面上生長該第一III-V族元件層包括在該極性III-V族半導體材料之一V族面上生長該第一III-V族元件層。
  4. 如申請專利範圍第1項之方法，其更包括：選定該III-V族基底層以包含一第一二元III-V族半導體材料，及選定該第一二元III-V族半導體材料以包含GaN；選定該第一III-V族元件層以包含一種三元III-V族半導體材料，及選定該三元III-V族半導體材料以包含AlGaN；以及選定該第二III-V族元件層以包含一第二二元III-V族半導體材料，及選定該第二二元III-V族半導體材料以包含GaN。
  5. 如申請專利範圍第1項之方法，其更包括：選定該第一III-V族元件層之第一材料組成以表現出一第一能帶隙；以及選定該第二III-V族元件層之第二材料組成，以表現出與該第一能帶隙不同之一第二能帶隙，該第一III-V族元件層及該第二III-V族元件層內部一能帶結構中之一導帶在鄰近該異質接面處延伸於一費米能階下方，以在該第一III-V族元件層及該第二III-V族元件層當中至少一者中界定出鄰近該異質接面之一二維電子氣。
  6. 如申請專利範圍第1項之方法，其更包括選定該第二底材以包含一第二底材材料，該第二底材材料表現出與該第一平均CTE不同之一第三平均CTE。
  7. 如申請專利範圍第6項之方法，其更包括選定該第二底材材料以包含矽。
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