CN105788629B - 具有垂直全环栅mosfet的sram单元 - Google Patents

具有垂直全环栅mosfet的sram单元 Download PDF

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Abstract

本发明提供了一种静态随机存取存储器(SRAM)单元，包括：第一上拉晶体管和第二上拉晶体管；与第一上拉晶体管和第二上拉晶体管形成交叉锁存的反相器的第一下拉晶体管和第二下拉晶体管；以及第一传输门晶体管和第二传输门晶体管。第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、以及第一传输门晶体管和第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于底板上方的沟道和作为第二源极/漏极区的顶板。第一隔离有源区位于SRAM单元中，并且用作第一下拉晶体管的底板和第一传输门晶体管的底板。第二隔离有源区位于SRAM单元中，并且用作第二下拉晶体管的底板和第二传输门晶体管的底板。本发明涉及具有垂直全环栅MOSFET的SRAM单元。

Description

具有垂直全环栅MOSFET的SRAM单元
技术领域
本发明涉及具有垂直全环栅MOSFET的SRAM单元。
背景技术
静态随机存取存储器(SRAM)常用于集成电路中。SRAM单元具有不需要刷新而保持数据的有利特征。随着对集成电路的速度的需求逐渐增加，SRAM单元的读取速度和写入速度也变得更加重要。此外，SRAM中的金属氧化物半导体场效应晶体管(MOSFET)的寄生电容需要非常低以适用于高速SRAM单元。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种静态随机存取存储器(SRAM)单元，包括：第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存的反相器；第一传输门晶体管和第二传输门晶体管，其中，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于所述底板上方的沟道和位于所述沟道上方作为第二源极/漏极区的顶板；第一隔离有源区，其中，所述第一隔离有源区用作所述第一下拉晶体管的底板和所述第一传输门晶体管的底板；以及第二隔离有源区，其中，所述第二隔离有源区用作所述第二下拉晶体管的底板和所述第二传输门晶体管的底板。
在上述SRAM单元中，还包括：彼此相对的第一边界和第二边界；以及第三边界和第四边界，彼此相对并且垂直于所述第一边界和所述第二边界，其中，所述第一隔离有源区位于所述SRAM单元内，并且与所述第一边界、所述第二边界、所述第三边界和所述第四边界间隔开。
在上述SRAM单元中，所述第一隔离有源区由隔离区完全环绕。
在上述SRAM单元中，还包括：第三有源区，位于所述SRAM单元中，其中，所述第三有源区用作所述第一上拉晶体管的源极区和所述第二上拉晶体管的源极区。
在上述SRAM单元中，还包括：彼此相对的第一边界和第二边界，其中，所述第三有源区从所述第一边界延伸至所述第二边界。
在上述SRAM单元中，所述第三有源区是CVdd电源节点。
在上述SRAM单元中，还包括：对接接触件，将所述第一隔离有源区连接至所述第二上拉晶体管和所述第二下拉晶体管的栅电极。
在上述SRAM单元中，所述对接接触件还连接至顶板接触件，并且所述顶板接触件位于所述第一上拉晶体管的顶板上方并且与所述第一上拉晶体管的顶板接触。
根据本发明的另一方面，还提供了一种静态随机存取存储器(SRAM)单元，包括：彼此相对的第一边界和第二边界；第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存的反相器；第一传输门晶体管和第二传输门晶体管，其中，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于所述底板上方的沟道和位于所述沟道上方作为第二源极/漏极区的顶板；以及连续有源区，从所述第一边界延伸至所述第二边界，其中，所述连续有源区用作所述第一上拉晶体管的底板和所述第二上拉晶体管的底板，并且用作所述SRAM单元的CVdd电源节点。
在上述SRAM单元中，还包括：第三边界和第四边界，彼此相对并且垂直于所述第一边界和所述第二边界；以及第一隔离有源区，位于所述SRAM单元中，其中，所述第一隔离有源区用作所述第一下拉晶体管的底板和所述第一传输门晶体管的底板，并且用作所述SRAM单元的数据存储节点，并且其中，所述第一隔离有源区与所述第一边界、所述第二边界、所述第三边界和所述第四边界间隔开。
在上述SRAM单元中，还包括：第二隔离有源区，位于所述SRAM单元中，其中，所述第二隔离有源区用作所述第二下拉晶体管的底板和所述第二传输门晶体管的底板，并且用作所述SRAM单元的互补数据存储节点，并且其中，所述第一隔离有源区和所述第二隔离有源区位于所述连续有源区的相对两侧上。
在上述SRAM单元中，还包括：第一CVdd金属线，位于所述SRAM单元上方，并且连接至所述连续有源区；第一CVss金属线和第二CVss金属线，平行于所述第一CVdd金属线，并且位于所述第一CVdd金属线的相对两侧上；第一位线和第二位线，平行于所述第一CVdd金属线，并且位于所述第一CVdd金属线的相对两侧上；以及字线，垂直于所述第一CVdd金属线、所述第一CVss金属线和所述第二CVss金属线、以及所述第一位线和所述第二位线。
根据本发明的又一方面，还提供了一种静态随机存取存储器(SRAM)单元，包括：第一上拉晶体管和第二上拉晶体管；第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存的反相器；第一传输门晶体管和第二传输门晶体管，其中，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于所述底板上方的沟道和位于所述沟道上方作为第二源极/漏极区的顶板；第一隔离有源区，其中，所述第一隔离有源区用作所述第一上拉晶体管的底板和所述第一传输门晶体管的底板；以及第二隔离有源区，其中，所述第二隔离有源区用作所述第二上拉晶体管的底板和所述第二传输门晶体管的底板。
在上述SRAM单元中，还包括：彼此相对的第一边界和第二边界；以及第三边界和第四边界，彼此相对并且垂直于所述第一边界和所述第二边界，其中，所述第一隔离有源区位于所述SRAM单元内，并且与所述第一边界、所述第二边界、所述第三边界和所述第四边界间隔开。
在上述SRAM单元中，所述第一隔离有源区由隔离区完全环绕。
在上述SRAM单元中，还包括：第三有源区，位于所述SRAM单元中，其中，所述第三有源区用作所述第一下拉晶体管和所述第二下拉晶体管的源极区。
在上述SRAM单元中，还包括：彼此相对的第一边界和第二边界，其中，所述第三有源区从所述第一边界延伸至所述第二边界。
在上述SRAM单元中，所述第三有源区是CVss电源节点。
在上述SRAM单元中，还包括：对接接触件，将所述第一隔离有源区连接至所述第二上拉晶体管和所述第二下拉晶体管的栅电极。
在上述SRAM单元中，所述对接接触件还连接至顶板接触件，并且所述顶板接触件位于所述第一上拉晶体管的顶板上方并且与所述第一上拉晶体管的顶板接触。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1和图2是根据一些实施例的包括n型传输门晶体管的静态随机存取存储器(SRAM)单元的电路图；
图3是根据一些实施例的n型和p型垂直全环栅(VGAA)晶体管的截面图；
图4示出了根据一些实施例的位于不同层级中的VGAA晶体管和部件的各个层级的示意性截面图；
图5是根据一些实施例的SRAM单元的示例性布局；
图6示出了根据各个实施例的SRAM单元的阵列和相应的有源区；
图7至图12是根据示例性实施例的SRAM单元的布局；
图13和图14是根据一些实施例的包括p型传输门晶体管的静态随机存取存储器(SRAM)单元的电路图；
图15是根据一些实施例的包括p型传输门晶体管的SRAM单元的示例性布局；
图16示出了根据一些实施例的包括p型传输门晶体管的SRAM单元的阵列和相应的有源区；以及
图17是根据一些实施例的包括p型传输门晶体管的SRAM单元的布局。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位之外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
根据各个示例性实施例，提供了包括垂直全环栅(VGAA)晶体管的静态随机存取存储器(SRAM)单元。论述了实施例的一些变化。在各个视图和说明性实施例中，相似的参考标号用于代表相似的元件。
图1示出了根据一些实施例的SRAM单元10的电路图。SRAM单元10包括传输门晶体管PG-1和PG-2、上拉晶体管PU-1和PU-2以及下拉晶体管PD-1和PD-2，其中，上拉晶体管PU-1和PU-2是P型金属氧化物半导体(PMOS)晶体管，下拉晶体管PD-1和PD-2是N型金属氧化物半导体(NMOS)晶体管。根据一些实施例，传输门晶体管PG-1和PG-2是N型晶体管。传输门晶体管PG-1和PG-2的栅极连接至字线WL并且由字线WL控制，字线WL确定是否选择SRAM单元10。由上拉晶体管PU-1和PU-2以及下拉晶体管PD-1和PD-2形成的锁存器存储位，其中，该位的互补值存储在存储节点110和存储节点112中。通过位线(BL)和反相位线(BLB)可以将存储的位写入SRAM单元10或从SRAM单元10读取存储的位，其中BL和BLB可以运载互补位线信号。SRAM单元10通过正电源节点CVdd供电，正电源节点CVdd具有正电源电压(也表示为CVdd)。SRAM单元10还连接至电源节点/电压CVss，其可以是电接地。
上拉晶体管PU-1和PU-2的源极连接至电源电压/节点CVdd。下拉晶体管PD-1和PD-2的源极连接至电源电压/节点CVss。晶体管PU-1和PD-1的栅极连接至晶体管PU-2和PD-2的漏极，其连接节点是存储节点112。晶体管PU-2和PD-2的栅极连接至晶体管PU-1和PD-1的漏极，其连接节点是存储节点110。传输门晶体管PG-1的源极区在位线节点处连接至位线BL，并且传输门晶体管PG-1的漏极区连接至存储节点110。传输门晶体管PG-2的源极区在位线节点处连接至反相位线BLB，并且传输门晶体管PG-2的漏极区连接至存储节点112。
图2示出了SRAM单元10的可选电路图，其中，图1中的晶体管PU-1和PD-1表示为第一反相器反相器-1，而晶体管PU-2和PD-2表示为第二反相器反相器-2。第一反相器反相器-1的输出端连接至晶体管PG-1和第二反相器反相器-2的输入端。第二反相器反相器-2的输出端连接至晶体管PG-2和第一反相器反相器-1的输入端。
图3示出了根据一些实施例的包括p型VGAA晶体管14A和n型VGAA晶体管14B的示例性VGAA晶体管的截面图。VGAA晶体管14A和14B具有垂直沟道，并且栅极电介质和栅电极形成环绕相应的垂直沟道的全环。此外，在VGAA晶体管中，源极/漏极区的一个位于相应的沟道上方，并且源极/漏极区的另一个位于相应的沟道下方。浅沟槽隔离(STI)区11将半导体区的各部分(诸如N阱22A、P阱22B和/或半导体衬底20)限定为多个有源区(也称为OD区)。在一些实施例中，OD区高于STI区11的底面。例如，在图3中，示出了有源区15(诸如15A和15B)。分别基于有源区15A和15B形成VGAA晶体管14A和14B。
P型VGAA晶体管14A包括位于N阱22A上方并且与N阱22A接触的第一源极/漏极(P+)区26A、以及位于P+源极/漏极区26A上方的硅化物区28A。P+区26A和硅化物区28A的组合称为晶体管14A的底板。在一些实施例中，在源极/漏极区26A上方形成可以是P+区的源极/漏极延伸区30A。在整个说明书中，虽然源极/漏极延伸区可以是轻掺杂的(例如，掺杂浓度低于约1E17/cm3，表示为“P﹣”)、重掺杂的(例如，掺杂浓度高于约1E21/cm3，表示为“P+”)、或适度掺杂的(例如，掺杂浓度介于约1E17/cm3和约1E21/cm3之间，表示为“P”)，但是源极/漏极延伸区也被称为轻掺杂漏极(LDD)区。沟道区32A(其是N型半导体区)是形成在源极/漏极延伸区30A上方的垂直沟道。栅极电介质34A环绕沟道区32A，并且可以由氧化硅、氮化硅、高k介电材料、它们的组合或它们的多层形成。栅电极36A形成为环绕栅极电介质34A，栅电极36A可以由多晶硅或诸如金属、金属合金、金属硅化物等的其他导电材料形成。在沟道区32A上方形成LDD区40A。顶板44A形成在LDD区40A上方，顶板44A是由多晶硅、硅化物、金属、金属合金等形成的导电层。顶板44A用作VGAA晶体管14A的第二源极/漏极区。
N型VGAA晶体管14B包括位于P阱22B上方并且与P阱22B接触的第一源极/漏极(N+)区26B、以及位于N+源极/漏极区26B上方的硅化物区28B。N+区26B和硅化物区28B的组合称为晶体管14B的底板。在一些实施例中，在源极/漏极区26B上方形成可以是N+区、N区或N﹣区的源极/漏极延伸区30B。沟道区32B(其是p型半导体区)是位于源极漏/极延伸区30B上方的垂直沟道。栅极电介质34B环绕沟道区32B。栅电极36B形成为环绕栅极电介质34B，栅电极36B可以由多晶硅或诸如金属、金属合金、金属硅化物等的其他导电材料形成。在沟道区32B上方形成N+/N/N－LDD区40B。顶板44B形成在LDD区40B上方，顶板44B是由多晶硅、硅化物、金属、金属合金等形成的导电层。顶板44B用作VGAA晶体管14B的第二源极/漏极区。
顶板接触件48(诸如48A和48B)分别形成在顶板44A和44B上方并且分别电连接至顶板44A和44B。OD接触件46A和46B分别连接至底板(源极/漏极区)28A/26A和28B/26B。在介电层12中形成VGAA晶体管14A和14B，介电层12可以包括多个介电层。在本发明的实施例中，晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2(图5)可以具有如图3所示的结构。
连接至VGAA晶体管14A和14B的互连结构可以包括第一层级通孔(称为通孔-1)50。第一层级金属线/焊盘(称为M1线/焊盘)52位于通孔-1通孔50上方并且连接至通孔-1通孔50。第二层级通孔(称为通孔-2)54位于M1线/焊盘52上方并且连接至M1线/焊盘52。第二层级金属线/焊盘(称为M2线/焊盘)56位于通孔-2通孔54上方并连接至通孔-2通孔54。在整个说明书中，可以将符号和后面的数字后缀于参考标号50、52、54和56以进一步参考单独的通孔和金属线/焊盘。
图4示意性地示出了在整个说明书中论述的部件和相应的层级。图4中的部件也对应于图3中的部件。各个层级和层均包括一个或多个介电层和形成在其中的导电部件。位于同一层级的导电部件可以具有基本上彼此齐平的顶面、基本上彼此齐平的底面，并且可以同时形成。例如，存在OD层级，其中，OD(有源区)15(包括15A和15B)位于OD层级中。“接触件层级”位于OD层级上方，其中，接触插塞形成在接触件层级中。接触件层级中的部件包括OD接触件(诸如图3中的46A和46B)、顶板接触件(诸如图3中的48A和48B)、栅极接触件(诸如图4中的58)、对接接触件(诸如图4中的49)等。通孔-1层级、M1层级、通孔-2层级和M2层级位于接触件层级上方。在随后的论述中，当论述部件时，参考图3和图4中它们的名字和它们的参考标号可以找到它们的层级。在整个说明书中，部件的参考标号可以通过使用图3和图4中的参考标号、后面的符号“-”和数字来表示。例如，当部件表示为52、后面的符号“-”和一数字时，它代表该部件是位于M1层级中的一个部件。当部件表示为15、后面的符号“-”和一数字时，它代表该部件是位于有源区中的一个部件。
图4还包括对接接触件49，其包括接合在栅电极上的底面、以及接合在诸如N+区、P+区或相应的上面的硅化物区(未示出)的有源区上的另一底面。此外，进一步示出了栅极接触件58。在图4中示出的示例性实施例中，栅极接触件58接合在栅电极上并且电连接至栅电极，该栅电极由两个VGAA晶体管共享。
图5示出了根据一些示例性实施例的SRAM单元10的布局。使用虚线示出了形成矩形的SRAM单元10的外边界10A、10B、10C和10D。SRAM单元10包括N阱22A以及位于N阱22A的相对两侧上的两个P阱22B。SRAM单元10包括OD 15(包括15-1、15-2和15-3)，OD 15是位于如图4所示的“OD层级”处的有源区。在一些实施例中，在SRAM单元10中，除了OD 15-1、15-2和15-3之外，没有额外的OD。例如，OD 15-1和15-2中的每个均是完全位于SRAM单元10内的OD。例如，OD 15-1和15-2中的每个均与SRAM单元10的边界10A、10B、10C和10D间隔开并且由STI区11完全环绕。因此，ODS 15-1和15-2中的每个均是与位于SRAM单元10的内部和/或外部的所有其他OD隔离的OD。
另一方面，OD区15-3是从边界10A延伸至相对边界10B的连续OD。当边界10A和10B与相邻SRAM单元的边界对接时，OD区15-3将连接至相邻SRAM单元的连续OD。因此，本发明中的OD不同于传统SRAM单元中的OD。传统SRAM单元中的OD包括位于每个SRAM单元中的四个OD，其中，每个OD均延伸至SRAM单元的边界并且连接至相邻SRAM单元的OD。OD区15-3用作电源轨以传导正电源电压CVdd，并且也用作晶体管PU-1和PU-2的源极区。
SRAM单元10包括晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2，其中晶体管的沟道区示出为圆。圆代表根据一些实施例的晶体管的沟道区(参照图3中的32A、32B)的顶视图形状，其中沟道区可以是纳米线。沟道区的顶视图形状可以具有其他形状，包括但不限于矩形、六边形、三角形、椭圆形等。晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2中的每个均可以具有如图3所示的结构，这取决于晶体管是p型VGAA晶体管还是n型VGAA晶体管。因此，晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2中的每个均包括作为底板(和第一源极/漏极区)的OD、和作为第二源极/漏极区的顶板。
晶体管PG-1和PD-1形成在OD区15-1上，其中，OD区15-1形成底板，底板是晶体管PG-1和PD-1的漏极区(对应于图3中的区域28B/26B)。OD区15-1由晶体管PG-1和PD-1共享以用作如图1所示的“存储节点110”。没有示出围绕相应的沟道区的栅极电介质。晶体管PG-2和PD-2形成在OD区15-2上，其中，OD区15-2形成底板，底板是晶体管PG-2和PD-2的漏极区(对应于图3中的区域28A/26A)。OD区15-2由晶体管PG-2和PD-2共享以用作如图1所示的“存储节点112”。没有示出围绕相应的沟道区的栅极电介质
栅电极36-1由晶体管PD-1和PU-1共享，并且环绕晶体管PD-1和PU-1的沟道区。栅电极36-2由晶体管PD-2和PU-2共享，并且环绕晶体管PD-2和PU-2的沟道区。栅电极36-3围绕晶体管PG-1的沟道区，并且电连接至如图所示的字线接触件。栅电极36-4围绕晶体管PG-2的沟道区，并且电连接至如图所示的另一字线接触件。
图6示出了布置成包括多个行和列的阵列的多个SRAM单元10的布局，其中相邻的SRAM单元10对接。根据一些实施例，OD区15-3形成连续OD区，每个连续OD区延伸穿过多个行。然而，OD区15-1和15-2是不与相应的SRAM单元外部的任何其他OD区连接的隔离的OD区。
图7示出了根据本发明的可选实施例的SRAM单元10的布局。这些实施例类似于图5中的实施例，除了晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2的沟道区是具有显著大于相应宽度W1的长度L1的纳米棒。增大的长度L1导致增大的沟道宽度，沟道宽度等于2(L1+W1)，因此，晶体管的饱和电流较高。
图8示出了SRAM单元10的示例性布局，其与如图7中所示的SRAM单元10相同，在图8中，除了图7中示出的部件之外，还示出了诸如接触件和顶板(参考图4中的“接触件层级”和“顶板”中的部件)的额外的部件。图8示出了顶板44-1、44-2、44-3、44-4、44-5和44-6，其分别是晶体管PD-1、PD-2、PU-1、PU-2、PG-1和PG-2的顶板。参考图3中的顶板44A和44B的位置，可以找到顶板44-1、44-2、44-3、44-4、44-5和44-6的位置。也示出了顶板接触件48-1和48-2，其中，参考图3中的顶板接触件48A和48B的位置，可以找到顶板接触件48-1和48-2的位置。此外，还示出了对接接触件49-1和49-2，其中，参考图4中示出的“对接接触件49”的位置可以找到对接接触件49-1和49-2的形状和位置。
如图8所示，对接接触件49-1将OD区15-1电连接至晶体管PU-2和PD-2的栅电极36-2，其中，对接接触件49-1的底面接合在OD区15-1和栅电极36-2上。顶板接触件48-1进一步将对接接触件49-1连接至晶体管PU-1的顶板44-3(漏极)。值得注意的是，虽然顶板接触件48-1被示出为与栅电极36-1的一部分重叠，但是由于顶板接触件48-1接合在并且停止在顶板44-3上，而顶板44-3将顶板接触件48-1与下面的栅电极36-1分隔开，因此，顶板接触件48-1与栅电极36-1物理和电断开。因此，对接接触件49-1和顶板接触件48-1组合将晶体管PG-1、PD-1和PU1的漏极区连接至栅电极36-2以形成存储节点110(参考图1)。
此外，对接接触件49-2将OD区15-2电连接至晶体管PU-1和PD-1的栅电极36-1，其中，对接接触件49-2的底面接合在OD区15-2和栅电极36-1上。顶板接触件48-2进一步将对接接触件49-2连接至晶体管PU-2的顶板44-4。值得注意的是，虽然顶板接触件48-2被示出为与栅电极36-2的一部分重叠，但是由于顶板接触件48-2接合在顶板44-4上，而顶板44-4将顶板接触件48-2与下面的栅电极36-2分隔开，因此，顶板接触件48-2与栅电极36-2物理和电断开。因此，对接接触件49-2和顶板接触件48-2组合将晶体管PG-2、PD-2和PU2的漏极区连接至栅电极36-1以形成存储节点112(参考图1)。
图9示出了根据一些实施例的SRAM单元10的布局。除了图8中示出的对接接触件49-1被替换为栅极接触件58-1和对接接触件49-1之外，这些实施例类似于图8中所示的实施例。栅极接触件58-1接合在栅电极36-2上。对接接触件49-1具有接合在栅极接触件58-1和OD区15-1上的底面。顶板接触件48-1还具有接合在对接接触件49-1上的底面(图9中未示出)。因此，对接接触件49-1、栅极接触件58-1和顶板接触件48-1组合将晶体管PG-2、PD-2和PU2的漏极区连接至栅电极36-1以形成存储节点110(也参考图1)。
类似地，如图9所示，将图8中示出的对接接触件49-2替换为栅极接触件58-2和对接接触件49-2。栅极接触件58-2接合在栅电极36-1上。对接接触件49-2具有接合在栅极接触件58-2和OD区15-2上的底面。顶板接触件48-2还具有接合在对接接触件49-2上的底面(图9中未示出)。因此，对接接触件49-2、栅极接触件58-2和顶板接触件48-2的组合将晶体管PG-1、PD-1和PU1的漏极区连接至栅电极36-2以形成存储节点112(也参考图1)。
图10示出了SRAM单元10的布局中的更多部件。为了清楚的目的除了没有示出SRAM单元10中的晶体管和栅电极之外，图10中的SRAM单元10的布局类似于图9中的SRAM单元的布局。相反，示出了金属线和相应的通孔。通过比较图10和图7至图9，可以找到诸如接触件、顶板等的一些未标记的部件。图10示出了M1层级金属线，诸如作为第一CVss线的52-1、作为位线BL的52-2、作为CVdd线的52-3、作为反相位线BLB的52-4、以及作为第二CVss线的52-5。M1层级金属线52-1、52-2、52-3、52-4和52-5在第一方向上延伸，第一方向可以为列方向。字线56-1提供在M2层级处(参考图4)，并且在诸如行方向的第二方向上延伸。在一些实施例中，CVss线56-2也提供作为M2层级部件，M2层级部件通过通孔-2通孔连接至M1线52-1和52-5。在可选实施例中，不形成CVss线56-2。M2层级部件与M1层级部件的每个通过通孔连接至下面的部件，示出了这些部件但是没有用参考标号来标记。
如图10所示，字线56-1通过通孔-2通孔54-1和54-2连接至M1层级接合焊盘52-6和52-7。接合焊盘52-6和52-7通过通孔-1通孔50和栅极接触件58进一步连接至下面的栅电极。根据一些实施例，接合焊盘52-6和52-7为条状。
图11示出了根据可选实施例的SRAM单元10的布局，除了增加了额外的M2层级部件56-3作为额外的电源CVss，并且M2层级部件56-3在行方向上延伸之外，这些实施例与图10中的实施例基本上相同。此外，将图10中的条状接合焊盘52-6和52-7修改为具有如图11中所示的正方形。
图12示出了根据又一些可选实施例的SRAM单元10的布局。这些实施例与图10和图11中的实施例的不同之处在于，图10和图11中的M1层级部件移动至图12中的M2层级，而图10和图11中的M2层级部件移动至图12中的M1层级。例如，图12示出了M2层级金属线，诸如作为第一CVss线的56-1’、作为位线BL的56-2’、作为CVdd线的56-3’、作为反相位线BLB的56-4’、以及作为第二CVss线的56-5’，这些M2层级金属线在列方向上延伸。字线52-1’提供在M1层级处(参考图4)，并且字线52-1’在行方向上延伸。
SRAM单元的传输门晶体管可以使用p型晶体管而不是n型晶体管。图13和图14示出了根据一些实施例的SRAM单元10的相应的电路图，其中，传输门晶体管PG-1和PG-2是p型晶体管，而p型晶体管是根据本发明的实施例的VGAA晶体管。
图15示出了根据一些实施例的SRAM单元10的布局。SRAM单元10包括位于中间的P阱22B，以及位于P阱22B的相对两侧的N阱22A。相比于图5中的布局，晶体管PD-1和PU-1的位置被调换，从而使得晶体管PU-1和PG-1可以形成在相同的OD区15-1’上，OD区15-1’用作存储节点110(图13)。相比于图5中的布局，晶体管PD-2和PU-2的位置也被调换，从而使得晶体管PU-2和PG-2也可以形成在相同的OD区15-2’上，OD区15-2’用作存储节点112(图13)。连续OD区15-3’由晶体管PD-1和PD-2共享，连续OD区15-3’用于运载电源电压CVss，并且还用作晶体管PD-1和PD-2的源极区。此外，在这些实施例中，OD 15-1’和15-2’是不延伸至SRAM单元10的边界10A、10B、10C和10D的隔离的OD区。OD15-1’和15-2’中的每个均由STI区11完全环绕。另一方面，OD区15-3’延伸至SRAM单元10的边界10A和10B。
图16示出了多个SRAM单元10的布局，多个SRAM单元10布置成包括多个行和列的阵列，其中，相邻的SRAM单元10对接。根据一些实施例，OD区15-3’形成延伸穿过多个行的连续OD区。然而，OD区15-1’和15-2’是隔离的OD区。
图17示出了根据可选实施例的SRAM单元10的布局。除了晶体管PG-1、PG-2、PU-1、PU-2、PD-1和PD-2的沟道区的顶视图是具有显著大于相应宽度W1的长度L1的纳米棒之外，这些实施例类似于图16中的实施例。
本发明的实施例具有一些有利特征。通过在SRAM单元中采用VGAA晶体管，SRAM单元的尺寸可以减小而不会牺牲SRAM单元中的晶体管的饱和电流。OD区可用作CVdd或CVss导体以及晶体管PU-1和PU-2(或PD-1和PD-2)的共同的源极区。
根据本发明的一些实施例，一种SRAM单元包括：第一上拉晶体管和第二上拉晶体管；与第一上拉晶体管和第二上拉晶体管形成交叉锁存的反相器的第一下拉晶体管和第二下拉晶体管；以及第一传输门晶体管和第二传输门晶体管。第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、以及第一传输门晶体管和第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于底板上方的沟道和作为第二源极/漏极区的顶板。第一隔离有源区位于SRAM单元中，并且用作第一下拉晶体管的底板和第一传输门晶体管的底板。第二隔离有源区位于SRAM单元中，并且用作第二下拉晶体管的底板和第二传输门晶体管的底板。
根据本发明的可选实施例，一种SRAM单元包括：彼此相对的第一边界和第二边界；第一上拉晶体管和第二上拉晶体管；与第一上拉晶体管和第二上拉晶体管形成交叉锁存的反相器的第一下拉晶体管和第二下拉晶体管；以及第一传输门晶体管和第二传输门晶体管。第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、以及第一传输门晶体管和第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于底板上方的沟道和作为第二源极/漏极区的顶板。连续有源区从第一边界延伸至第二边界，其中，连续有源区用作第一上拉晶体管的底板和第二上拉晶体管的底板，并且用作SRAM单元的CVdd电源节点。
根据本发明的又一些可选实施例，一种SRAM单元包括：第一上拉晶体管和第二上拉晶体管；与第一上拉晶体管和第二上拉晶体管形成交叉锁存的反相器的第一下拉晶体管和第二下拉晶体管；以及第一传输门晶体管和第二传输门晶体管。第一上拉晶体管和第二上拉晶体管、第一下拉晶体管和第二下拉晶体管、以及第一传输门晶体管和第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于底板上方的沟道和作为第二源极/漏极区的顶板。第一隔离有源区位于SRAM单元中，并且用作第一上拉晶体管的底板和第一传输门晶体管的底板。第二隔离有源区位于SRAM单元中，并且用作第二上拉晶体管的底板和第二传输门晶体管的底板。
上面概述了若干实施例的特征，使得本领域普通技术人员可以更好地理解本发明的方面。本领域普通技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明做出多种变化、替换以及改变。

Claims (18)

1.一种静态随机存取存储器(SRAM)单元，包括：
第一上拉晶体管和第二上拉晶体管；
第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存的反相器；
第一传输门晶体管和第二传输门晶体管，其中，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于所述底板上方的沟道和位于所述沟道上方作为第二源极/漏极区的顶板；
第一隔离有源区，其中，所述第一隔离有源区用作所述第一下拉晶体管的底板和所述第一传输门晶体管的底板；以及
第二隔离有源区，其中，所述第二隔离有源区用作所述第二下拉晶体管的底板和所述第二传输门晶体管的底板，
彼此相对的第一边界和第二边界；以及
第三边界和第四边界，彼此相对并且垂直于所述第一边界和所述第二边界，其中，所述第一隔离有源区位于所述静态随机存取存储器单元内，并且与所述第一边界、所述第二边界、所述第三边界和所述第四边界间隔开。
2.根据权利要求1所述的静态随机存取存储器单元，其中，所述第一隔离有源区由隔离区完全环绕。
3.根据权利要求1所述的静态随机存取存储器单元，还包括：
第三有源区，位于所述静态随机存取存储器单元中，其中，所述第三有源区用作所述第一上拉晶体管的源极区和所述第二上拉晶体管的源极区。
4.根据权利要求3所述的静态随机存取存储器单元，还包括：彼此相对的第一边界和第二边界，其中，所述第三有源区从所述第一边界延伸至所述第二边界。
5.根据权利要求3所述的静态随机存取存储器单元，其中，所述第三有源区是CVdd电源节点。
6.根据权利要求1所述的静态随机存取存储器单元，还包括：对接接触件，将所述第一隔离有源区连接至所述第二上拉晶体管和所述第二下拉晶体管的栅电极。
7.根据权利要求6所述的静态随机存取存储器单元，其中，所述对接接触件还连接至顶板接触件，并且所述顶板接触件位于所述第一上拉晶体管的顶板上方并且与所述第一上拉晶体管的顶板接触。
8.一种静态随机存取存储器(SRAM)单元，包括：
彼此相对的第一边界和第二边界；
第一上拉晶体管和第二上拉晶体管；
第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存的反相器；
第一传输门晶体管和第二传输门晶体管，其中，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于所述底板上方的沟道和位于所述沟道上方作为第二源极/漏极区的顶板；以及
连续有源区，从所述第一边界延伸至所述第二边界，其中，所述连续有源区用作所述第一上拉晶体管的底板和所述第二上拉晶体管的底板，并且用作所述静态随机存取存储器单元的CVdd电源节点；
第一隔离有源区，位于所述SRAM单元中，其中，所述第一隔离有源区用作所述第一下拉晶体管的底板和所述第一传输门晶体管的底板。
9.根据权利要求8所述的静态随机存取存储器单元，还包括：
第三边界和第四边界，彼此相对并且垂直于所述第一边界和所述第二边界；以及
所述第一隔离有源区，用作所述SRAM单元的数据存储节点，并且其中，所述第一隔离有源区与所述第一边界、所述第二边界、所述第三边界和所述第四边界间隔开。
10.根据权利要求9所述的静态随机存取存储器单元，还包括：
第二隔离有源区，位于所述静态随机存取存储器单元中，其中，所述第二隔离有源区用作所述第二下拉晶体管的底板和所述第二传输门晶体管的底板，并且用作所述静态随机存取存储器单元的互补数据存储节点，并且其中，所述第一隔离有源区和所述第二隔离有源区位于所述连续有源区的相对两侧上。
11.根据权利要求8所述的静态随机存取存储器单元，还包括：
第一CVdd金属线，位于所述静态随机存取存储器单元上方，并且连接至所述连续有源区；
第一CVss金属线和第二CVss金属线，平行于所述第一CVdd金属线，并且位于所述第一CVdd金属线的相对两侧上；
第一位线和第二位线，平行于所述第一CVdd金属线，并且位于所述第一CVdd金属线的相对两侧上；以及
字线，垂直于所述第一CVdd金属线、所述第一CVss金属线和所述第二CVss金属线、以及所述第一位线和所述第二位线。
12.一种静态随机存取存储器(SRAM)单元，包括：
第一上拉晶体管和第二上拉晶体管；
第一下拉晶体管和第二下拉晶体管，与所述第一上拉晶体管和所述第二上拉晶体管形成交叉锁存的反相器；
第一传输门晶体管和第二传输门晶体管，其中，所述第一上拉晶体管和所述第二上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管以及所述第一传输门晶体管和所述第二传输门晶体管中的每个均包括作为第一源极/漏极区的底板、位于所述底板上方的沟道和位于所述沟道上方作为第二源极/漏极区的顶板；
第一隔离有源区，其中，所述第一隔离有源区用作所述第一上拉晶体管的底板和所述第一传输门晶体管的底板；以及
第二隔离有源区，其中，所述第二隔离有源区用作所述第二上拉晶体管的底板和所述第二传输门晶体管的底板，
彼此相对的第一边界和第二边界；以及
第三边界和第四边界，彼此相对并且垂直于所述第一边界和所述第二边界，其中，所述第一隔离有源区位于所述静态随机存取存储器单元内，并且与所述第一边界、所述第二边界、所述第三边界和所述第四边界间隔开。
13.根据权利要求12所述的静态随机存取存储器单元，其中，所述第一隔离有源区由隔离区完全环绕。
14.根据权利要求12所述的静态随机存取存储器单元，还包括：
第三有源区，位于所述静态随机存取存储器单元中，其中，所述第三有源区用作所述第一下拉晶体管和所述第二下拉晶体管的源极区。
15.根据权利要求14所述的静态随机存取存储器单元，还包括：彼此相对的第一边界和第二边界，其中，所述第三有源区从所述第一边界延伸至所述第二边界。
16.根据权利要求14所述的静态随机存取存储器单元，其中，所述第三有源区是CVss电源节点。
17.根据权利要求12所述的静态随机存取存储器单元，还包括：对接接触件，将所述第一隔离有源区连接至所述第二上拉晶体管和所述第二下拉晶体管的栅电极。
18.根据权利要求17所述的静态随机存取存储器单元，其中，所述对接接触件还连接至顶板接触件，并且所述顶板接触件位于所述第一上拉晶体管的顶板上方并且与所述第一上拉晶体管的顶板接触。
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Families Citing this family (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9251888B1 (en) * 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs
US9853101B2 (en) 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US9620509B1 (en) * 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Static random access memory device with vertical FET devices
JP2017108031A (ja) 2015-12-11 2017-06-15 ルネサスエレクトロニクス株式会社 半導体装置
US9515077B1 (en) 2015-12-18 2016-12-06 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory cell
US10170575B2 (en) * 2016-05-17 2019-01-01 International Business Machines Corporation Vertical transistors with buried metal silicide bottom contact
US9691851B1 (en) 2016-06-10 2017-06-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10833193B2 (en) * 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
CN106298778A (zh) 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10490596B2 (en) 2016-11-30 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating an image sensor
US9972571B1 (en) * 2016-12-15 2018-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. Logic cell structure and method
US9991267B1 (en) * 2017-01-25 2018-06-05 International Business Machines Corporation Forming eDRAM unit cell with VFET and via capacitance
FR3064399B1 (fr) * 2017-03-22 2019-05-03 Stmicroelectronics (Crolles 2) Sas Transistor quantique vertical
US10236057B2 (en) * 2017-05-25 2019-03-19 Globalfoundries Singapore Pte. Ltd. Memory cells and methods for writing data to memory cells
US9991268B1 (en) * 2017-06-08 2018-06-05 Taiwan Semiconductor Manufacturing Co., Ltd. SRAM cell structure
US10083971B1 (en) * 2017-07-19 2018-09-25 Globalfoundries Inc. Vertical SRAM structure with cross-coupling contacts penetrating through common gates to bottom S/D metal contacts
EP3435413A1 (en) 2017-07-28 2019-01-30 IMEC vzw A semiconductor device and a method for forming a semiconductor device
US10804148B2 (en) 2017-08-25 2020-10-13 International Business Machines Corporation Buried contact to provide reduced VFET feature-to-feature tolerance requirements
KR102210793B1 (ko) * 2017-11-01 2021-02-03 유니산티스 일렉트로닉스 싱가포르 프라이빗 리미티드 주상 반도체 장치와, 그 제조 방법
US10403629B2 (en) * 2017-11-06 2019-09-03 Globalfoundries Inc. Six-transistor (6T) SRAM cell structure
US10096606B1 (en) 2017-11-15 2018-10-09 Globalfoundries Inc. Methods of forming a gate structure-to-source/drain conductive contact on vertical transistor devices and the resulting transistor devices
US10756114B2 (en) 2017-12-28 2020-08-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor circuit with metal structure and manufacturing method
US10381354B2 (en) 2018-01-03 2019-08-13 Globalfoundaries Inc. Contact structures and methods of making the contact structures
US10236296B1 (en) 2018-01-03 2019-03-19 Globalfoundries Inc. Cross-coupled contact structure on IC products and methods of making such contact structures
US10580779B2 (en) 2018-02-23 2020-03-03 Globalfoundries Inc. Vertical transistor static random access memory cell
US10439064B1 (en) 2018-05-29 2019-10-08 Globalfoundries Inc. Dual port vertical transistor memory cell
US10784869B2 (en) * 2018-07-16 2020-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit and method of manufacturing the same
US10707218B2 (en) 2018-07-26 2020-07-07 Globalfoundries Inc. Two port SRAM cell using complementary nano-sheet/wire transistor devices
US10727317B2 (en) 2018-10-04 2020-07-28 International Business Machines Corporation Bottom contact formation for vertical transistor devices
US11101359B2 (en) 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
US11031298B2 (en) 2018-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10818674B2 (en) 2019-03-07 2020-10-27 Globalfoundries Inc. Structures and SRAM bit cells integrating complementary field-effect transistors
US11081566B2 (en) 2019-03-15 2021-08-03 International Business Machines Corporation Self-aligned contacts for vertical field effect transistors
CN110379808A (zh) * 2019-07-17 2019-10-25 上海华力集成电路制造有限公司 Cmos反相器
US10971505B1 (en) * 2020-02-10 2021-04-06 Taiwan Semiconductor Manufacturing Company Limited Memory devices and methods of manufacturing thereof
US11145746B2 (en) 2020-02-26 2021-10-12 Taiwan Semiconductor Manufacturing Co.y, Ltd. Semiconductor device and method
US11322505B2 (en) 2020-06-30 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric random access memory devices and methods
US11557537B2 (en) 2020-08-06 2023-01-17 Micron Technology, Inc. Reduced pitch memory subsystem for memory device
US11664441B2 (en) 2020-08-13 2023-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet field-effect transistor device and method of forming
US11791216B2 (en) 2020-09-15 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
US11437316B2 (en) * 2020-09-24 2022-09-06 Advanced Micro Devices, Inc. Folded cell layout for 6T SRAM cell
US11710698B2 (en) 2020-09-24 2023-07-25 Advanced Micro Devices, Inc. Dual-track bitline scheme for 6T SRAM cells
CN111968979B (zh) * 2020-10-20 2021-01-29 晶芯成(北京)科技有限公司 半导体器件
KR20220077273A (ko) * 2020-12-01 2022-06-09 삼성전자주식회사 반도체 소자
US11670550B2 (en) 2021-01-21 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
US12009391B2 (en) 2021-04-14 2024-06-11 Taiwan Semiconductor Manufacturing Co., Ltd. Nanosheet field-effect transistor device and method of forming
US20220344355A1 (en) * 2021-04-23 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device gate structure and methods thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507035A (zh) * 2002-12-11 2004-06-23 �Ҵ���˾ 纵向静态随机存取存储器单元器件及其形成方法
CN101246888A (zh) * 2007-02-15 2008-08-20 台湾积体电路制造股份有限公司 集成电路、双端口静态随机存取存储器单元及半导体架构
CN101268551A (zh) * 2005-09-22 2008-09-17 国际商业机器公司 在具有混合晶向的衬底中的高可制造的sram单元
CN102298956A (zh) * 2011-06-14 2011-12-28 上海宏力半导体制造有限公司 形成于soi衬底上的静态随机存取存储器
CN103579241A (zh) * 2012-07-31 2014-02-12 台湾积体电路制造股份有限公司 Sram单元连接结构
CN103854696A (zh) * 2012-11-30 2014-06-11 台湾积体电路制造股份有限公司 含FinFET的SRAM单元

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR920022532A (ko) 1991-05-13 1992-12-19 문정환 이중 수직 채널을 갖는 스태틱램 및 그 제조방법
JPH0936250A (ja) * 1995-07-20 1997-02-07 Samsung Electron Co Ltd Ｓｒａｍ及びその製造方法
US6140684A (en) * 1997-06-24 2000-10-31 Stmicroelectronic, Inc. SRAM cell structure with dielectric sidewall spacers and drain and channel regions defined along sidewall spacers
SG115742A1 (en) * 2004-04-05 2005-10-28 Taiwan Semiconductor Mfg Sram device having high aspect ratio cell boundary
US9099172B2 (en) 2013-01-02 2015-08-04 Taiwan Semiconductor Manufacturing Company, Ltd. Dual-port SRAM connection structure
US7700999B2 (en) 2007-07-05 2010-04-20 Infineon Technologies Ag SRAM device
US8378425B2 (en) * 2008-01-29 2013-02-19 Unisantis Electronics Singapore Pte Ltd. Semiconductor storage device
US8004042B2 (en) * 2009-03-20 2011-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Static random access memory (SRAM) cell and method for forming same
US8189368B2 (en) * 2009-07-31 2012-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Cell structure for dual port SRAM
KR20110107268A (ko) * 2010-03-24 2011-09-30 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
US20110235407A1 (en) 2010-03-24 2011-09-29 Sun-Me Lim Semiconductor memory device and a method of manufacturing the same
US9036404B2 (en) 2012-03-30 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for SRAM cell structure
US9006826B2 (en) * 2012-05-14 2015-04-14 Taiwan Semiconductor Manufacturing Co., Ltd. Butted contact shape to improve SRAM leakage current
US9251888B1 (en) * 2014-09-15 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. SRAM cells with vertical gate-all-round MOSFETs

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1507035A (zh) * 2002-12-11 2004-06-23 �Ҵ���˾ 纵向静态随机存取存储器单元器件及其形成方法
CN101268551A (zh) * 2005-09-22 2008-09-17 国际商业机器公司 在具有混合晶向的衬底中的高可制造的sram单元
CN101246888A (zh) * 2007-02-15 2008-08-20 台湾积体电路制造股份有限公司 集成电路、双端口静态随机存取存储器单元及半导体架构
CN102298956A (zh) * 2011-06-14 2011-12-28 上海宏力半导体制造有限公司 形成于soi衬底上的静态随机存取存储器
CN103579241A (zh) * 2012-07-31 2014-02-12 台湾积体电路制造股份有限公司 Sram单元连接结构
CN103854696A (zh) * 2012-11-30 2014-06-11 台湾积体电路制造股份有限公司 含FinFET的SRAM单元

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