CN105759255A - 一种cic多相内插滤波超声相控阵波束延时方法 - Google Patents

Abstract

本发明公开了一种CIC多相内插滤波超声相控阵波束延时方法，所述方法包括：A通过聚焦法则激励多阵元探头，对反射波进行接收延时聚焦；B回波升采样，采样率从f_s提升到I·f_s，同时I路分解，形成相邻两路1/(I·f_s)的延时精度；C通过N阶CIC滤波器实现多相内插滤波。本发明提供的方法基于FPGA精准的时序控制、快速并行处理能力，结合CIC内插滤波器灵活、运算量小、抗镜像能力强容易达到?120dB等优点，提出升采样插零技术，对信号I倍内插零再滤波，通过抗镜像滤波滤除高频成分，超声回波采样率从f_s提升到I·f_s，同时I路分解，形成相邻两路1/(I·f_s)的延时精度。

Description

一种CIC多相内插滤波超声相控阵波束延时方法

技术领域

本发明涉及一种CIC多相内插滤波超声相控阵波束延时方法。

背景技术

超声相控阵技术通过对超声阵列换能器中各阵元进行高压激励相位延时控制，再对多阵元接收的反射波进行延时聚焦，以获得灵活可控的合成波束及聚焦点位置的随意控制，实现声束任意偏转对工件各方位扫描，以实现动态聚焦、高速扫查、扇形扫描、可检测复杂形状物体等，需通过精确延时技术提供保证，是目前超声无损检测的研究热点。其中，实现精密聚焦延时是超声相控阵各种聚焦算法的核心及难点，并形成硬件线延时、采样延时、专用芯片延时、软件延时等精确延时方法，但其通用性差、成本高、修改控制困难等缺点；软件延时是借助灵活的数字信号处理算法、实现精确延时的方法，具有通用性强、移植性好特点，但算法较为复杂，实现方法与技巧一直是人们研究热点。

CIC滤波器由梳状滤波器和积分器组成，通带内具有线性相位，硬件实现只需要加法器、移位器和寄存器，占用资源更少，实现简单且速度更快，具有低通滤波作用，且可以进行任意整数倍的内插与抽取滤波，采用CIC作为多相内插滤波器，则可以实现性能更佳的波速延时。鉴于FPGA内部时序、组合电路的特殊性，可快速并行实时处理信号特点，结合超声相控阵仪器延时聚焦原理，用FPGA实现CIC多相内插滤波细延时算法，较传统延时方法在运算量、计算速度、分辨力、性价比方面均具有较大优势，非常适合于实时性强、精度高的聚焦延时算法实现。最后通过ModelSim进行功能仿真，由FPGA验证其效果。

发明内容

为解决上述技术问题，本发明的目的是提供一种CIC(CascadedIntegrator Comb)多相内插滤波超声相控阵波束延时方法，对传统硬件线延时、采样延时、专用芯片延时、软件延时等方案进行改进，通过升采样技术，采样率从f_s提升到I·f_s，同时I路分解，形成相邻两路1/(I·f_s)的延时精度。

本发明的目的通过以下的技术方案来实现：

一种CIC多相内插滤波超声相控阵波束延时方法，包括：

A通过聚焦法则激励多阵元探头，对反射波进行接收延时聚焦；

B回波升采样，采样率从f_s提升到I·f_s，同时I路分解，形成相邻两路1/(I·f_s)的延时精度；

C通过N阶CIC滤波器实现多相内插滤波。

与现有技术相比，本发明的一个或多个实施例可以具有如下优点：

基于FPGA精准的时序控制、快速并行处理能力，结合CIC内插滤波器灵活、运算量小、抗镜像能力强容易达到-120dB等优点，提出升采样插零技术，对信号I倍内插零再滤波，通过抗镜像滤波滤除高频成分，超声回波采样率从f_s提升到I·f_s，同时I路分解，形成相邻两路1/(I·f_s)的延时精度。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例共同用于解释本发明，并不构成对本发明的限制。在附图中：

图1是CIC多相内插滤波超声相控阵波束延时方法流程图；

图2是基于多相内插滤波延时聚焦原理图；

图3是数字信号升采样流程图；

图4是典型的I倍内插CIC滤波器结构框图；

图5是任意倍CIC多相内插滤波FPGA实现通项电路结构；

图6是内插10倍的多相分解算法仿真结果。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合实施例及附图对本发明作进一步详细的描述。

如图1所示，为CIC多相内插滤波超声相控阵波束延时方法流程图，该方法包括如下步骤：

步骤10通过聚焦法则激励多阵元探头，对反射波进行接收延时聚焦；

基于延时算法的可实施性、通用性，采用粗延时与细延时相结合方法，实现宽范围、高精度延时，图2为基于多相内插滤波延时聚焦原理图，ADC采集的回波信号通过粗延时、细延时、聚焦模块，其主要步骤如下：

(1)粗延时：基于FPGA时序电路特征，通过触发器或内存先后读写方式进行粗延时，延时精度ΔD_t由***时钟周期(采样周期)T_s＝1/f _s 决定；

(2)细延时：小于采样周期的细延时则通过软件算法实现，即高倍内插技术提高采样率，缩小采样时间，并通过多相分解技术减轻FPGA信号处理负荷同时提高细延时精度，采样率f_s的回波信号多相内插I倍(同时I路分解)，采样率提升为I·f_s，形成相邻两路1/(I·f_s)的延时精度(如f_s＝100MHz、I＝10则ΔD_t＝1ns)；

(3)聚焦：由当前阵列探头晶片接收各路信号矢量叠加实现，以实现能量聚合，提高信噪比。通过粗、细延时的组合实现预计的各种延时时间，其延时宽范围、高精度，可控性强，为超声相控阵仪器提供精准的聚焦精度。

步骤20回波升采样，采样率从f_s提升到I·f_s，同时I路分解，形成相邻两路1/(I·f_s)的延时精度，具体实现方法如下：

回波信号的采样率为f_s，两个样点间采样时间ΔT_s＝1/f_s，可通过内插技术，进行I倍内插采样率提升到I·f_s，则两个样点间采样时间ΔT_s＝1/(I·f_s)，其精度提高I倍，其回波信号延时聚焦精度为1/(I·f_s)，图3为数字信号升采样流程图；

(1)I倍内插器，两个原始采样点之间***I-1个零值，即实现I倍内插，速率提升到I·f_s；

(2)抗镜像滤波，插零后会使得原始信号的频谱发生变化，若原始序列以及频谱分别为x(n)、X(e^jw)，则内插后的时域序列与频域谱分别为：

$x^{\′}\left(m\right)=\left\{\begin{array}{cc}x\left(\frac{m}{I}\right),& m=0,\±I,\±I,...\\ 0,& others\end{array}\right.,---\left(1\right)$

X′(e^jω)＝X(e^jωI)

则内插后信号频谱为原始序列频谱经I倍压缩后得到，内插后的频谱产生周期为π/I镜像分量，可通过带宽为π/I、长度L低通滤波器h_LP(n)(H_LP(ω))恢复出原始信号。

步骤30通过N阶CIC滤波器实现多相内插滤波，多相内插滤波器的设计，实现步骤如下：

N阶CIC滤波器的数学表达式为：

$H\left(z\right)={\left[\underset{k=0}{\overset{I\·M-1}{\mathrm{\Σ}}}{z}^{-k}\right]}^N$ 或者 $H\left(z\right)=\frac{{(1-z^{-I\·M})}^N}{{(1-z^{-1})}^N}---\left(2\right)$

从式(2)可以看出，N阶CIC滤波器可等效等效为N个积分器、梳状滤波器的组合。

其参数说明如下：①N-CIC滤波器的阶数；②I-抽取或内插系数；③M-梳状滤波部分的延时因子，一般取1。

N阶CIC滤波器由N个梳状滤波器和积分器组成，存在的特殊反馈结构，使其结构不能简单地进行多相分解，实现多相内插滤波。

图4为典型的I倍内插CIC滤波器结构框图，由梳状滤波器、内插器、积分器组成，因信号经内插器后速率会急剧提升，典型式内插使得FPGA处理内插后I·f_s速率信号难度加大，故须对内插器、积分器部分进行改造。可使内插滤波、多相分解同时进行，在f_s(非I·f_s)数字***频率下运行，以减轻硬件负荷，则使得***更稳定、可靠运行。

对图4中内插器积分器进行分析，积分器中的每个寄存器z_i等效为一个累加器，对这个内插滤波器输入采样率为f_s的数字序列，分析输出结果。内插I倍即每两个样点间插I-1个零，工作在I·f_s速率的积分器，实际是每I个1/I·f_s采样周期输入一个有效样点，其余时刻输入是零，不需要进行运算，如是可合并内插器、积分器，在采样率f_s下完成内插滤波运算，图5为改进后任意倍CIC多相内插滤波FPGA实现通项电路结构，即在采样率f_s下通过多相输出，可是实现任意倍内插滤波。

对图5中每个节点加法器赋上坐标p(x,y)，设积分部分对应寄存器值分别为z₀、z₁、…、z_N，可得Y(i)(i＝0、1、…、I-1)必定为变量z₀、z₁、…、z_N的一次多项式，令Y(i)＝A₀z₀+A₁z₁+A₂z₂+…+A_Nz_N，下面求解系数A_i。设p(i,j)为此时刻坐标(i,j)节点对应的值，根据图5可得各节点的值有如下的递推关系式：

如果不考虑中间值p(i-1,j-1)和p(i,j-1)，可直接用t_m时刻节点值p(0,0)＝z₀、p(0,1)＝z₁、p(0,2)＝z₂、…、p(0,N)＝z_N表示p(x,y)。

给定时刻节点(i,0)作为起点，求到节点(x,y)的路径，关系到求两节点间最短路径数问题(m×n矩形网格，右上角点到左下角点最短路径数为则坐标(i,0)到(x,y)的最短路径数A_i可表示：

$A_i=\left\{\begin{array}{cc}{C}_y^{x-i},& (i\≠0)\\ C_{y-1}^{x-1},& (i=0)\end{array}\right.---\left(4\right)$

由于寄存器z_i值为p(i,0)，如是经坐标(i,0)到达(x,y)后的值p(x,y)_i＝A_iz_i，从而节点值p(x,y)＝A₀z₀+A₁z₁+A₂z₂+…+A_Nz_N表示如下：

$\begin{array}{c}p(x,y)=\underset{i=\max (0,x-y)}{\overset{x}{\Σ}}p{(x,y)}_i=\mathrm{\δ}\·A_0{z}_0+\underset{i=\max (1,x-y)}{\overset{x}{\Σ}}{A}_i{z}_i\\ =\mathrm{\δ}\·C_{y-1}^{x-1}{z}_0+\underset{i=\max (1,x-y)}{\overset{x}{\Σ}}{C}_y^{x-i}{z}_i\end{array}---\left(5\right)$

其中 $\mathrm{\δ}=\left\{\begin{array}{cc}0,& x>y\\ 1,& x\≤y\end{array}\right.,$ (备注：δ＝0，表示输出项p(x,y)中不含z₀)。

令x＝N(CIC滤波器阶数)可得最后的多相分解输出相：

$Y\left(y\right)=p(N,y)=\mathrm{\δ}\·C_{y-1}^{N-1}{z}_0+\underset{i=max(1,N-y)}{\overset{N}{\Σ}}{C}_y^{N-i}{z}_i,y=0,1,2,...,I-1---\left(6\right)$

令y＝I(内插倍数)可得下一个时钟周期寄存器z_x的值(反馈环路增益值)：

$z_x=p(x,I)=\mathrm{\δ}\·C_{I-1}^{x-1}{z}_0+\underset{i=max(1,x-I)}{\overset{x}{\Σ}}{C}_I^{x-i}{z}_i,x=1,2,3,...,N---\left(7\right)$

式(6)、(7)称为CIC滤波器多相内插滤波求解公式。

根据前面研究CIC多相内插原理，图6为CIC内插10倍的多相分解算法ModelSim仿真结果图，CIC内插滤波器(f_s＝100MHz、N＝5、M＝1、I＝10)，对信号进行多相滤波，输入5MHz正弦信号(模拟超声回波)，10相输出y0～y9。可以看出，第1、10路之间输出延时9ns(9000ps)、相邻两路延时1ns，证明CIC多相内插滤波延时算法可达到ΔD_t＝1/(I·f_s)＝1ns延时精度。

同理可验证任意I倍CIC多相内插滤波算法实现1/(I·f_s)延时精度的有效性。

输入5MHz正弦信号通过上述CIC多相内插延时技术，通过对延时后的信号进行FFT(Fast Fourier Transformation)变换求解各路延时相位，表1为CIC多相内插延时时间实测值/理论值精度比较表，该内插滤波算法(f_s＝100MHz)实现5、2.5、1.25、1、0.625ns延时步进，可知，最大相对误差小于-0.28％(0.625ns延时步进)，在实际工程中具有重要应用价值。

表1 CIC延时时间实测值/理论值精度比较表

上述延时方法通过数字升采样技术，用软件的方式提高采样精度，避免对硬件的苛刻要求，应用FPGA快速运算能力，实现采样率从f_s提升到I·f_s，同时I路分解，形成相邻两路1/(I·f_s)的延时精度，实现方法如下：

对ADC采集的多路回波信号，通过升采样技术，对每路回波信号进行I倍插值(若f_s＝100MHz、1ns延时精度，则I＝10)再CIC滤波，同时I相分解输出相对第一路延时1/(I·f_s)、2/(I·f_s)、…、(I-1)/(I·f_s)时间，再结合粗延时技术(简单的内存延时读取，延时精度1/f_s)可实现宽范围延时，所述步骤具体包括：

①根据超声相控阵仪器的最大接收孔径，设计内插滤波延时通道；

②由仪器带宽指标(带宽0.5～15MHz)，结合采样率f_s与延时精度，设计CIC滤波器类型、阶数(I、N、M值)；

③计算CIC梳状部分输出，再由多相内插公式(6)、(7)计算I相滤波输出，产生不同的延时信号，存入对应的内存，由相应的聚焦法则读取。

CIC多相内插滤波超声相控阵波束延时，通过数字升采样方法提高延时精度，其稳定性、可靠性、灵活性、精度高。

⑴研究设计CIC多相内插滤波超声相控阵波束延时方法，对超声回波进行内插滤波同时多相分解来实现信号延时，并通过FPGA实现此算法，在***时钟频率100MHz下，分别实现5、2.5、1.25、1、0.625ns延时步进，配合FPGA时序延时电路就可实现大范围高精度延时，较传统延时方法在运算量、计算速度、分辨力、性价比方面均具有较大优势，非常适合于实时性强、精度高的聚焦延时算法实现。

⑵本发明设计CIC多相内插滤波超声相控阵波束延时方法，从超声相控阵***延时聚焦原理出发，通过数字升采样技术提高采样精度，通过对CIC滤波器积分部分分析，重组内插器与积分器，使内插与多相分解同时进行，在***时钟频率f_s条件下实现对I倍内插后I·f_s速率信号处理，同时I路输出，提高细延时精度，形成相邻两路1/(I·f_s)延时精度；最后由ModelSim进行功能仿真，FPGA验证其精度，在100MHz采样率下，其中实现16倍内插延时0.625ns步进最大相对误差小于-0.28％，在实际工程中具有重要应用价值。

虽然本发明所揭露的实施方式如上，但所述的内容只是为了便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属技术领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式上及细节上作任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。

Claims (4)

1.一种CIC多相内插滤波超声相控阵波束延时方法，其特征在于，所述方法包括：

A通过聚焦法则激励多阵元探头，对反射波进行接收延时聚焦；

B回波升采样，采样率从f_s提升到I·f_s，同时I路分解，形成相邻两路1/(I·f_s)的延时精度；

C通过N阶CIC滤波器实现多相内插滤波。

2.如权利要求1所述的CIC多相内插滤波超声相控阵波束延时方法，其特征在于，所述步骤A具体包括：通过一定的聚焦法则激励多阵元探头，对反射波进行接收延时聚焦，使能量聚合，以获得灵活可控的合成波束及聚焦点位置的随意控制，通过粗延时、细延时各延时时间，实现声束任意偏转对工件各方位扫描。

3.如权利要求1所述的CIC多相内插滤波超声相控阵波束延时方法，其特征在于，所述步骤B具体包括：

采样率为f_s超声回波信号，通过重采样技术，进行I倍内插零再滤波，升采样率到I·f_s，同时I路分解，形成相邻两路1/(I·f_s)的延时精度。

4.如权利要求1所述的CIC多相内插滤波超声相控阵波束延时方法，其特征在于，所述步骤C具体包括：

对回波信号插零升采样后，通过CIC滤波器实现抗镜像滤波滤除高频成分，对信号I倍内插零再滤波，重组CIC滤波器内插器、积分器，在采样率f_s下完成内插滤波运算，通过多相分解技术实现对内插后I·f_s速率信号的处理，即在采样率f_s下多相输出I相，此滤波器即CIC多相内插滤波器。