CN105742229B - 半导体结构的形成方法 - Google Patents
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Abstract
一种半导体结构的形成方法，包括：提供基底以及第一层间介质层；在第一层间介质层表面形成第二层间介质层；在器件区第二层间介质层表面形成光刻胶层；提供刻蚀腔室，***区与刻蚀腔室腔壁之间的距离小于器件区与刻蚀腔室腔壁之间的距离；在刻蚀腔室内，沿刻蚀器件区第二层间介质层，在器件区第二层间介质层内形成接触孔，刻蚀腔室的腔壁的温度高于刻蚀腔室内的温度，且在***区基底上形成聚合物层；去除聚合物层；形成填充满接触孔的导电插塞。本发明减少聚合物层中聚合物杂质的含量，使得第一斜边刻蚀处理去除聚合物层的难度降低，且能够完全去除聚合物层，避免聚合物层从基底上剥落掉在其他基底上，提高半导体结构的生产良率。
Description
技术领域
本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。
背景技术
随着集成电路向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元件数量也越来越多。在半导体集成电路中，金属氧化物半导体(MOS，Metal OxideSemiconductor)晶体管时其中最为重要的元件之一。
现有的MOS晶体管工艺是在半导体衬底上形成栅极结构，在栅极结构相对两侧的半导体衬底中形成源区和漏区；然后在栅极结构、源区和漏区上形成接触孔(Contactvia)，在接触孔内填充金属形成导电插塞，通过导电插塞使外部电路与栅极结构、源区和漏区电连接。
然而，现有技术半导体结构的生产良率以及芯片产出量仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构的形成方法，去除位于***区基底上的聚合物层，避免聚合物层从基底上剥落掉落在其他基底上，避免聚合物层对后续工艺造成不良影响；同时减少在基底***区形成的聚合物层中聚合物杂质的含量，使得在进行第一斜边刻蚀处理去除聚合物层的工艺难度降低，提高半导体生产良率以及芯片产出量。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底以及位于基底表面的第一层间介质层，所述基底包括器件区以及包围所述器件区的***区，所述器件区的第一层间介质层内形成有栅导电层，所述栅导电层顶部与第一层间介质层顶部齐平；在所述栅导电层表面、器件区和***区第一层间介质层表面形成第二层间介质层；在所述器件区第二层间介质层表面形成具有第一开口的光刻胶层；提供刻蚀腔室，将具有所述光刻胶层的基底置于刻蚀腔室内，所述***区与刻蚀腔室腔壁之间的距离小于器件区与刻蚀腔室腔壁之间的距离；在所述刻蚀腔室内，沿所述第一开口刻蚀器件区第二层间介质层直至暴露出栅导电层表面，在所述器件区第二层间介质层内形成接触孔，所述刻蚀腔室的腔壁的温度高于刻蚀腔室内的温度，且形成接触孔的过程中在所述***区基底上形成聚合物层；去除所述光刻胶层；对所述聚合物层进行第一斜边刻蚀处理，去除所述聚合物层；形成填充满所述接触孔的导电插塞。
可选的，形成所述栅导电层的工艺步骤包括：在所述器件区第一层间介质层内形成第二开口；形成填充满所述第二开口的栅导电膜，且所述栅导电膜还覆盖于第一层间介质层表面；研磨去除高于第一层间介质层表面的栅导电膜，在所述第二开口内形成栅导电层，且在研磨之后，在***区第一层间介质层表面形成导电附着层，所述导电附着层的材料与栅导电层材料相同。
可选的，在形成所述栅导电层之后、形成所述第二层间介质层之前，还包括步骤：对所述导电附着层进行第二斜边刻蚀处理，去除所述导电附着层。
可选的，所述刻蚀腔室的腔壁的温度为80摄氏度至200摄氏度；所述刻蚀腔室内的温度为20摄氏度至80摄氏度。
可选的，在斜边刻蚀机内进行所述第一斜边刻蚀处理；所述第一斜边刻蚀处理的刻蚀气体为含氟气体，其中，含氟气体包括CF4、CHF3、NF3或SF6。
可选的，所述第一斜边刻蚀处理的工艺参数为：刻蚀气体包括CH4和SF6，还向刻蚀腔室内通入CO2和N2，CF4流量为10sccm至500sccm，SF6流量为10sccm至100sccm，CO2流量为10sccm至100sccm，N2流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。
可选的，在所述第一斜边刻蚀处理后，所述***区基底表面未被暴露出来。
可选的，在进行所述第一斜边刻蚀处理后，所述***区基底表面被第一层间介质层覆盖；或者，在进行所述第一斜边刻蚀处理后，所述***区基底表面被第一层间介质层以及部分厚度的第二层间介质层覆盖。
可选的，形成所述导电插塞的工艺步骤包括：在所述器件区第二层间介质层顶部表面、***区基底上、以及所述接触孔底部和侧壁表面形成导电阻挡层，形成覆盖于导电阻挡层表面且填充满接触孔的导电体层，且所述导电体层顶部高于器件区第二层间介质层顶部表面；研磨去除高于器件区第二层间介质层顶部表面的导电体层以及导电阻挡层，形成填充满接触孔的导电插塞。
可选的，所述***区基底表面被第一层间介质层覆盖时，在所述研磨之后，所述***区第一层间介质层表面被导电阻挡层以及部分厚度的导电体层覆盖。
可选的，所述***区表面被第一层间介质层以及部分厚度的第二层间介质层覆盖时，在所述研磨之后，所述***区第二层间介质层表面被导电阻挡层以及部分厚度的导电体层覆盖。
可选的，所述第一斜边刻蚀处理为多道刻蚀工艺，以保证第一斜边刻蚀处理后，***区基底表面未被暴露出来。
可选的，所述导电阻挡层的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述导电体层的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W。
可选的，在刻蚀所述器件区第二层间介质层形成所述接触孔的同时，刻蚀***区第二层间介质层。
可选的，在形成所述接触孔的同时，***区第二层间介质层被刻蚀去除，所述聚合物层位于***区第一层间介质层表面；或者，在形成所述接触孔的同时，***区部分厚度的第二层间介质层被刻蚀去除，所述聚合物层位于***区剩余第二层间介质层表面。
可选的，在形成所述导电插塞之前，还包括步骤：对所述接触孔进行湿法清洗处理；对所述接触孔进行Ar等离子体轰击处理。
可选的，所述光刻胶层暴露出***区第二层间介质层表面；采用晶圆边缘曝光的方法，形成所述光刻胶层。
可选的，形成所述光刻胶层的工艺步骤包括：在所述器件区以及***区第二层间介质层表面形成初始光刻胶层；对***区第二层间介质层表面的初始光刻胶层进行曝光处理，同时对待形成第一开口的初始光刻胶层区域进行曝光处理；在进行曝光处理之后，对初始光刻胶层进行显影处理，形成所述光刻胶层。
可选的，所述第一层间介质层的材料为氧化硅、低k介质材料或超低k介质材料；所述第二层间介质层的材料为氧化硅、低k介质材料或超低k介质材料。
可选的，所述栅导电层的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述器件区基底与栅导电层之间还形成有栅介质层。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供一种半导体结构的形成方法，在刻蚀形成接触孔的刻蚀腔室内，***区与刻蚀腔室腔壁之间的距离小于器件区域刻蚀腔室腔壁之间的距离，且刻蚀腔室腔壁的温度高于刻蚀腔室内的温度，从而使基底***区附近的副产物受到的热运动更强，从而使得在***区基底上形成的聚合物层中的聚合物含量减小，进而减小第一斜边刻蚀处理的工艺难度，使得第一斜边刻蚀处理能够完全刻蚀去除所述聚合物层。本发明能够完全去除聚合物层，防止聚合物层从基底上剥离，并且防止后续聚合物层对后续工艺造成不良影响，提高半导体结构生产良率以及芯片产出量。
进一步，刻蚀腔室的腔壁的温度为80摄氏度至200摄氏度，防止由于腔壁温度过高而造成基底破裂，同时使***区附近的聚合物热运动较强，有效的减小聚合物层中聚合物杂质含量。
进一步，在形成栅导电层的过程中，在***区第一层间介质层表面形成有导电附着层，所述导电附着层的材料与栅导电层的材料相同。本发明在形成第二层间介质层之前，去除所述导电附着层，避免导电附着层从基底上剥落对其他基底造成污染；并且，防止后续在第一层间介质层和第二层间介质层之间形成有导电附着层，使得***区的第一层间介质层和第二层间介质层粘附性强；同时还能够避免后续形成的聚合物层附着在导电层附着层上，避免***区基底上的副产物层过于复杂。
进一步，本发明第一斜边刻蚀处理后，***区基底表面未被暴露出来，***区基底表面被第一层间介质层覆盖，相应的，后续在***区形成的导电阻挡层位于第一层间介质层表面，使得***区的导电阻挡层与基底之间具有较强的粘附性，防止在形成导电插塞之后***区的导电阻挡层从基底上剥落，从而进一步提高半导体结构的生产良率。若***区的导电阻挡层与基底表面直接接触，由于导电阻挡层与基底之间的粘附性远小于导电阻挡层与第一层间介质层之间的粘附性，则在形成导电插塞之后***区的导电阻挡层容易从基底上剥落。
进一步，第一斜边刻蚀处理后，***区基底表面被第一层间介质层以及部分厚度的第二层间介质层覆盖，同样的，由于***区导电阻挡层与第二层间介质层之间的粘附性较强，从而防止在形成导电插塞之后***区导电阻挡层从基底上剥落，进一步提高半导体结构的生产良率。
更进一步，采用晶圆边缘曝光的方法形成光刻胶层，防止光刻胶层流动至基底背面，提高基底清洁度。
附图说明
图1至图12为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。
具体实施方式
由背景技术可知，现有技术的器件生产过程中基底容易受到损伤或污染，导致半导体结构的生产良率低下、芯片产出量低。
经研究发现，在半导体制造中，需要涉及到多道工序，而干法刻蚀工艺通常是制作过程中常见的步骤。干法刻蚀工艺使利用反应气体获得能量后，通过物理或化学的反应对刻蚀对象进行刻蚀。但是在刻蚀过程中，或者其他工艺过程中，通常会在基底的边缘附近形成副产物，例如，包含碳、氧、氮、氟等元素的聚合物，以及由于边缘效应而产生的低质量膜层等。
在后续的工艺过程中，所述副产物与基底之间的粘附性会最终变弱而导致该副产物在基底转移过程中散裂或剥落，通常落在其他衬底上，从而对其他衬底造成损伤或污染，严重影响半导体结构的生产良率。
特别的，当副产物中的聚合物杂质含量大、或者副产物类型较为复杂时，副产物更易从基底上剥落，且去除基底边缘区域的副产物的难度更大。
为此，本发明提供一种半导体结构的形成方法，在刻蚀形成接触孔的刻蚀腔室内，***区与刻蚀腔室腔壁之间的距离小于器件区域刻蚀腔室腔壁之间的距离，且刻蚀腔室腔壁的温度高于刻蚀腔室内的温度，从而使基底***区附近的副产物受到的热运动更强，从而使得在***区基底上形成的聚合物层中的聚合物含量减小，进而减小第一斜边刻蚀处理的工艺难度，使得第一斜边刻蚀处理能够完全刻蚀去除所述聚合物层。本发明能够完全去除聚合物层，防止聚合物层从基底上剥离，并且防止后续聚合物层对后续工艺造成不良影响，提高半导体结构生产良率以及芯片产出量。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图12为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。
请参考图1，提供基底100，所述基底100包括器件区110以及包围所述器件区110的***区120。
所述基底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述基底100还可以为绝缘体上的硅或绝缘体上的锗。
所述器件区110为后续形成半导体器件的区域，所述***区120沿基底100半径方向上的宽度可根据具体的制作工艺进行调整。
本实施例中，所述***区120包括第一***区和第二***区，其中，第一***区位于器件区110和第二***区之间。
在一个实施例中，第一***区表面与器件区110表面平行，第二***区表面为斜面。在另一实施例中，第一***区和第二***区表面均与器件区110表面平行。在其他实施例中，所述***区表面还可以为阶梯状、锯齿状等。
请参考图2，在所述基底100表面形成第一层间介质层101。
所述第一层间介质层101覆盖于器件区110以及***区120基底100表面。采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述第一层间介质层101。
所述第一介质层101的材料为二氧化硅、低k介质材料(低k介质材料指相对介电常数低于3.9的介质材料)或超低k介质材料(超低k介质材料指相对介电常数低于2.5的介质材料)。
所述第一介质层101的材料为低.k介质材料或超低k介质材料时，第一介质层101的材料为SiOH、SiCOH、FSG(掺氟的二氧化硅)、BSG(掺硼的二氧化硅)、PSG(掺磷的二氧化硅)、BPSG(掺硼磷的二氧化硅)、氢化硅倍半氧烷(HSQ，(HSiO1.5)n)或甲基硅倍半氧烷(MSQ，(CH3SiO1.5)n)。
本实施例中所述第一层间介质层101的材料为氧化硅。本实施例中，在所述器件区110第一层间介质层101内还形成有伪栅131，所述伪栅131顶部与第一层间介质层101顶部齐平，所述伪栅131的材料可以为多晶硅。后续去除伪栅131之后，在所述器件区110第一层间介质层101内形成第二开口。
在形成所述伪栅131以及第一层间介质层101之前，还可以在基底100表面形成热氧化层，在部分器件区110基底101表面形成栅介质层，后续形成的栅导电层位于栅介质层表面，所述栅介质层的材料为氧化硅或高k介质材料(高k介质材料指的是相对介电常数大于氧化硅的相对介电常数的介质材料)。
请参考图3，在所述器件区110第一层间介质层101内形成第二开口102。
具体的，去除所述伪栅131(参考图2)，在所述器件区110第一层间介质层101内形成第二开口102；所述第二开口102的位置和宽度尺寸对应于后续形成的栅导电层的位置和宽度尺寸，所述第二开口102贯穿所述第一层间介质层101。
作为一个具体实施例，形成所述第二开口102的工艺步骤包括：在所述第一层间介质层101表面形成图形化的掩膜层，所述图形化的掩膜层内具有第三开口；以所述图形化的掩膜层为掩膜，沿第三开口刻蚀去除伪栅131，形成贯穿第一层间介质层101的第二开口102。
请参考图4，形成填充满所述第二开口102(参考图3)的栅导电膜103，且所述栅导电膜103还覆盖于第一层间介质层101表面。
所述栅导电膜103的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W。
本实施例中所述栅导电膜103的材料为Al，采用物理气相沉积工艺形成所述栅导电膜103。
所述栅导电层膜103既覆盖于器件区110第一层间介质层101表面，还覆盖于***区120第一层间介质层101表面。
请参考图5，研磨去除高于第一层间介质层101表面的栅导电膜103(参考图4)，在所述第二开口102(参考图3)内形成栅导电层104。
具体的，采用化学机械研磨工艺，研磨去除高于第一层间介质层101表面的栅导电膜103。
由于基底100具有一定的尺寸，在研磨过程中，***区120的栅导电膜103被研磨去除速率通常小于器件区110栅导电膜103被研磨去除的速率，导致在研磨之后，在***区120第一层间介质层101表面形成有导电附着层105，所述导电附着层105即为***区120未被研磨去除的部分栅导电膜103，因此所述导电附着层105的材料与栅导电层104材料相同。
在本实施例中，所述导电附着层105的材料为Al。
请参考图6，对所述导电附着层105(参考图5)进行第二斜边刻蚀处理，去除所述导电附着层105，暴露出***区120第一层间介质层101表面。
若所述导电附着层105不被去除，相应后续在***区120基底100上形成聚合层时，形成的聚合物层将位于导电附着层105表面；在后续的工艺过程中，位于导电附着层105表面的聚合物层容易脱落掉在其他基底上，影响器件的成品率。同时，在后续的工艺过程中，导电附着层105与第一层间介质层101之间的粘附性也会逐渐变弱，因此所述导电附着层105也容易脱落掉在其他基底上，影响器件的成品率。
为此，本实施例在研磨工艺之后，采用第二斜边刻蚀处理刻蚀去除所述导电附着层105，从而避免导电附着层105可能带来的不良影响。并且，由于本实施例第二斜边刻蚀处理需要刻蚀的待刻蚀层较为单一，刻蚀去除导电附着层105即可，避免由于需要刻蚀的待刻蚀层较为复杂而造成第二斜边刻蚀处理的刻蚀难度大的问题。
在斜边刻蚀机内进行所述第二斜边刻蚀处理，具体的，通过斜面刻蚀机中上等离子体隔断区域(Process Exclusion Zone，简称为PEZ)环和下等离子体隔断区域环控制第二斜边刻蚀处理的刻蚀范围，通过射频电源将刻蚀气体激励为等离子体，去除***区120的导电附着层105。
在一个具体实施例中，所述第二斜边刻蚀处理的刻蚀气体包括Cl2。
请参考图7，在所述栅导电层104表面、器件区110和***区120第一层间介质层101表面形成第二层间介质层106。
所述第二层间介质层106的材料为氧化硅、低k介质材料或超低k介质材料，本实施例以所述第二层间介质层106的材料为氧化硅作为示例，采用化学气相沉积工艺形成所述第二层间介质层106。
由于本实施例在形成第二层间介质层106之前，去除了***区120的导电附着层105，使得***区120的第二层间介质层106位于第一层间介质层101表面，从而使得后续在***区120形成的聚合物层位于第一层间介质层101表面或者第二层间介质层106表面，聚合物层材料与氧化硅之间的粘附性相对较强，从而在一定程度上能够防止聚合物层剥落的问题。
若***区120第一层间介质层101表面具有导电附着层，则后续在刻蚀形成接触孔的同时会刻蚀***区120的第二层间介质层106，使得***区120的导电附着层被暴露出来，进而导致刻蚀接触孔过程中形成的聚合物层位于导电附着层表面。一方面，会增加后续刻蚀去除聚合物层以及导电附着层的工艺难度；另一方面，由于聚合物层与导电附着层之间的粘附性差，容易导致聚合物层从导电附着层上剥落，影响器件成品率。
请参考图8，在所述器件区110第二层间介质层106表面形成具有第一开口107的光刻胶层108。
本实施例中，所述光刻胶层108暴露出***区120第二层间介质层106表面。
采用晶圆边缘曝光(WEE，Wafer Edge Exposure)的方法，形成所述光刻胶层108。具体的，形成所述光刻胶层108的工艺步骤包括：在所述器件区110以及***区120第二层间介质层106表面形成初始光刻胶层；对***区120第二层间介质层106表面的初始光刻胶层进行曝光处理，同时对待形成第一开口106的初始光刻胶层区域进行曝光处理；在进行曝光处理之后，对初始光刻胶层进行显影处理，形成所述光刻胶层108。
采用WEE的方法能够去除***区120的初始光刻胶层，避免***区120光刻胶转移到基底100背面，从而使后续的工艺过程保持清洁，且去除***区的初始光刻胶层的工艺精度较高。
在其他实施例中，还可以采用边胶去除(EBR，Edge Bead Removal)的方法形成所述光刻胶层108，具体的，在形成初始光刻胶层的过程中，使用溶剂喷洒在***区120，将***区120的初始光刻胶层去除。
在其他实施例中，在形成所述光刻胶层108之前，还可以包括步骤：在所述器件区110以及***区120的第二层间介质层106表面形成有机分布层以及位于有机分布层表面的底部抗反射涂层；或者，在所述器件区110以及***区120的第二层间介质层106表面形成非晶碳层以及位于非晶碳层表面的无机电介质底部抗反射涂层；或者，在器件区110以及***区120的第二层间介质层106表面形成底部抗反射涂层。
请参考图9，提供刻蚀腔室，将具有所述光刻胶层108(参考图8)的基底100置于刻蚀腔室内，所述***区120与刻蚀腔室腔壁之间的距离小于器件区110与刻蚀腔室腔壁之间的距离；在所述刻蚀腔室内，沿所述第一开口107刻蚀器件区110第二层间介质层106直至暴露出栅导电层104表面，在所述器件区110第二层间介质层106内形成接触孔118，且在形成接触孔118的过程中在所述***区120基底100上形成聚合物层109。
采用干法刻蚀工艺形成所述接触孔118。在刻蚀第二层间介质层106的同时，所述刻蚀工艺还会对光刻胶层108进行刻蚀，刻蚀工艺的刻蚀气体与第二层间介质层106的材料发生化学反应形成反应副产物，同时刻蚀气体与光刻胶层108的材料发生化学反应形成反应副产物。所述反应副产物经过热运动、以及依托刻蚀气体的流动而从刻蚀腔室内排出。
然而所述反应副产物中具有质量相对较大的聚合物杂质，所述聚合物杂质受到的重力作用较大，在重力作用下，部分所述聚合物杂质会掉落附着在器件区110的第二层间介质层106表面、以及***区120的第二层间介质层106表面。
由于光刻胶层108暴露出***区120第二层间介质层106表面，因此在刻蚀形成接触孔118的同时，刻蚀***区120第二层间介质层106，使得***区120的第二层间介质层106被全部去除或被部分去除。
本实施例以***区120的第二层间介质层106被刻蚀去除作为示例，相应的，***区120基底100上的聚合物层109位于***区120的第一层间介质层101表面。
在其他实施例中，当形成接触孔118的过程中***区120部分厚度的第二层间介质层106被刻蚀去除时，相应的，***区120基底100上的聚合物层109位于***区120剩余第二层间介质层106表面。
本实施例中，***区120与刻蚀腔室腔壁之间的距离小于器件区110与刻蚀腔室腔壁之间的距离，所述刻蚀腔室的腔壁的温度高于刻蚀腔室内的温度。这样设置的好处在于：由于在刻蚀过程中，***区120的温度较高，使得***区120附近的聚合物杂质的热运动能力很强，从而减少掉落在***区120基底100上的聚合物杂质的含量，减小聚合物层109的厚度，进而使得后续的第一斜边刻蚀处理的难度降低。
作为一个示例，所述刻蚀腔室的腔壁的温度为80摄氏度至200摄氏度，例如为100摄氏度、130摄氏度、150摄氏度或180摄氏度；所述刻蚀腔室内的温度为20摄氏度至80摄氏度，例如为30摄氏度、50摄氏度或70摄氏度。
在形成接触孔118的过程中，器件区110的接触孔118内、以及第二层间介质层106表面也会附着有聚合物杂质，后续会对器件区110的接触孔118进行清洗处理，去除器件区110的聚合物杂质。
在形成所述接触孔118之后，去除光刻胶层108。
请参考图10，对所述聚合物层109(参考图9)进行第一斜边刻蚀处理，去除所述聚合物层109。
在后续工艺过程中，位于***区120的聚合物层109容易从基底100上剥落；且后续在形成导电插塞的工艺中，尽管会经历研磨工艺，然而仍会有部分厚度导电插塞还会位于***区120基底100上，若所述部分厚度的导电插塞与聚合物层109相接触，由于聚合物层109与部分厚度导电插塞的粘附性弱，在后续工艺过程中，***区的部分厚度导电插塞容易从聚合物层109上剥落，影响器件的生产良率。
且后续的湿法清洗处理较易去除器件区110的聚合物杂质，去除***区120的聚合物层109的难度较大。
为此，本实施例采用第一斜边刻蚀处理去除所述聚合物层109，在所述第一斜边刻蚀处理后，所述***区120基底100表面未被暴露出来。
在一个实施例中，在进行所述第一斜边刻蚀处理后，所述***区120基底100表面被第一层间介质层101覆盖。或者，在进行所述第一斜边刻蚀处理后，所述***区120基底100表面被第一层间介质层101以及部分厚度的第二层间介质层106覆盖。
使得后续在形成导电插塞的工艺过程中，***区120基底100表面被第一层间介质层101覆盖，或者***区120基底100表面被第一层间介质层101以及部分厚度的第二层间介质层106覆盖，因此后续在经历研磨工艺之后，在***区120形成的部分厚度导电插塞位于第一层间介质层101表面或第二层间介质层106表面，使得***区120部分厚度的导电插塞与基底100之间的粘附性强，从而防止***区120部分厚度的导电插塞剥落。
若后续***区120形成的部分厚度导电插塞与基底100直接接触，部分厚度导电插塞与基底100之间的粘附性很弱，因此***区120部分厚度导电插塞将很容易剥落。
所述第一斜边刻蚀处理对聚合物层109的刻蚀速率大于对第一层间介质层101的刻蚀速率。在斜边刻蚀机内进行所述第一斜边刻蚀处理；所述第一斜边刻蚀处理的刻蚀气体为含氟气体。
作为一个具体实施例，所述含氟气体为CF4、CHF3、NF3或SF6。本实施例中，所述第一斜边刻蚀处理的工艺参数为：刻蚀气体包括CH4和SF6，还向刻蚀腔室内通入CO2和N2，CF4流量为10sccm至500sccm，SF6流量为10sccm至100sccm，CO2流量为10sccm至100sccm，N2流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。
本实施例中所述第一斜边刻蚀处理为多道刻蚀工艺，以保证第一斜边刻蚀处理后，***区120基底100表面未被暴露出来。在其他实施例中，第一斜边刻蚀处理也可以为一道刻蚀工艺，且第一斜边刻蚀工艺对聚合物层109与对第一层间介质层101具有较大刻蚀选择比。
然后，对所述接触孔118进行湿法清洗处理；然后对所述接触孔118进行Ar等离子体轰击处理。
所述湿法清洗处理能够去除接触孔118内的聚合物杂质。所述湿法清洗处理的清洗液体为氢氟酸溶液或双氧水溶液。
所述Ar等离子体轰击能够修复接触孔118内的界面性能，为后续形成导电插塞提供良好的界面基础。
请参考图11，在所述器件区110第二层间介质层106顶部表面、***区120基底100上、以及所述接触孔118底部和侧壁表面形成导电阻挡层201，形成覆盖于导电阻挡层201表面且填充满接触孔118(参考图10)的导电体层202，且所述导电体层202顶部高于器件区110第二层间介质层106顶部表面。
所述导电阻挡层201的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述导电体层202的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W。
本实施例中，导电阻挡层201与导电体层202的材料不同，导电阻挡层201的材料为Ti、TiN、Ta、TaN或WN，导电体层202的材料为Cu、Al或W，相应后续形成的导电插塞为叠层结构。在其他实施例中，导电阻挡层201和导电体层202的材料也可以相同，相应后续形成的导电插塞为单层结构。
在一个实施例中，所述***区120基底100表面被第一层间介质层101覆盖时，所述***区基底100上的导电阻挡层201位于***区120第一层间介质层101表面。
在另一实施例中，所述***区120基底100表面被第一层间介质层101以及部分厚度的第二层间介质层106覆盖时，所述***区120基底100上的导电阻挡层201位于***区120第二层间介质层106表面。
请参考图12，研磨去除高于器件区110第二层间介质层106顶部表面的导电体层201以及导电阻挡层202，形成填充满所述接触孔118(参考图10)的导电插塞。
具体的，采用化学机械抛光工艺，去除高于器件区110第二层间介质层106顶部表面的导电体层202以及导电阻挡层201，形成填充满所述接触孔的导电插塞。所述导电插塞包括：位于接触孔118底部和侧壁表面的导电阻挡层201、以及位于导电阻挡层201表面且填充满接触孔118的导电体层202。
本实施例以所述导电插塞为叠层结构为例，导电阻挡层201和导电体层202的材料不同。在其他实施例中，导电插塞也可以为单层结构，导电阻挡层201和导电体层202的材料相同。
在研磨过程中，器件区110的研磨速率大于***区120的研磨速率；且由于在形成接触孔118之后，***区120第二层间介质层106被全部去除或被部分去除，在形成导电阻挡层201之前，***区120的顶部高度小于器件区110的顶部高度。
由上述分析可知，在研磨之后，器件区110第二层间介质层106顶部表面的导电体层202以及导电阻挡层201被研磨去除，而***区120基底100上仍具有导电阻挡层201以及部分厚度的导电体层202。
在一个实施例中，所述***区120基底100表面被第一层间介质层101覆盖时，在所述研磨之后，所述***区120第一层间介质层101表面被导电阻挡层201以及部分厚度的导电体层202覆盖。
在另一实施例中，所述***区120基底100表面被第一层间介质层101以及部分厚度的第二层间介质层106覆盖时，在所述研磨之后，所述***区120第二层间介质层106表面被导电阻挡层201以及部分厚度的导电体层202覆盖。
由于本实施例在第一斜边刻蚀处理之后，***区120基底100表面未被暴露出来，相应的，在所述研磨之后，***区120导电阻挡层201未与***区110基底表面直接接触，***区120导电阻挡层201与第一层间介质层101或第二层间介质层106相接触，使得***区120导电阻挡层201与基底100之间的粘附性好，防止***区120导电阻挡层201以及导电体层202从基底100上剥落，防止***区120掉落的导电阻挡层201以及导电体层202掉落在其他基底上，提高器件生产良率。
若***区120导电阻挡层201与基底100表面直接接触，由于导电阻挡层201的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W，而基底100的材料为硅，导电阻挡层201与基底100之间的粘附性差，在后续工艺过程中，***区120的导电阻挡层201以及导电体层202容易从基底100上剥落，掉落在其他基底上而对其他基底造成损伤或污染。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底以及位于基底表面的第一层间介质层，所述基底包括器件区以及包围所述器件区的***区，所述器件区的第一层间介质层内形成有栅导电层，所述栅导电层顶部与第一层间介质层顶部齐平；
在所述栅导电层表面、器件区和***区第一层间介质层表面形成第二层间介质层；
在所述器件区第二层间介质层表面形成具有第一开口的光刻胶层；
提供刻蚀腔室，将具有所述光刻胶层的基底置于刻蚀腔室内，所述***区与刻蚀腔室腔壁之间的距离小于器件区与刻蚀腔室腔壁之间的距离；
在所述刻蚀腔室内，沿所述第一开口刻蚀器件区第二层间介质层直至暴露出栅导电层表面，在所述器件区第二层间介质层内形成接触孔，所述刻蚀腔室的腔壁的温度高于刻蚀腔室内的温度，且形成接触孔的过程中在所述***区基底上形成聚合物层；
去除所述光刻胶层；
对所述聚合物层进行第一斜边刻蚀处理，去除所述聚合物层；
形成填充满所述接触孔的导电插塞。
2.根据权利要求1所述的半导体结构的形成方法，其特征在于，形成所述栅导电层的工艺步骤包括：在所述器件区第一层间介质层内形成第二开口；形成填充满所述第二开口的栅导电膜，且所述栅导电膜还覆盖于第一层间介质层表面；研磨去除高于第一层间介质层表面的栅导电膜，在所述第二开口内形成栅导电层，且在研磨之后，在***区第一层间介质层表面形成导电附着层，所述导电附着层的材料与栅导电层材料相同。
3.根据权利要求2所述的半导体结构的形成方法，其特征在于，在形成所述栅导电层之后、形成所述第二层间介质层之前，还包括步骤：对所述导电附着层进行第二斜边刻蚀处理，去除所述导电附着层。
4.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述刻蚀腔室的腔壁的温度为80摄氏度至200摄氏度；所述刻蚀腔室内的温度为20摄氏度至80摄氏度。
5.根据权利要求1所述的半导体结构的形成方法，其特征在于，在斜边刻蚀机内进行所述第一斜边刻蚀处理；所述第一斜边刻蚀处理的刻蚀气体为含氟气体，其中，含氟气体包括CF4、CHF3、NF3或SF6。
6.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一斜边刻蚀处理的工艺参数为：刻蚀气体包括CH4和SF6，还向刻蚀腔室内通入CO2和N2，CF4流量为10sccm至500sccm，SF6流量为10sccm至100sccm，CO2流量为10sccm至100sccm，N2流量为100sccm至500sccm，提供源功率为200瓦至1000瓦。
7.根据权利要求1所述的半导体结构的形成方法，其特征在于，在所述第一斜边刻蚀处理后，所述***区基底表面未被暴露出来。
8.根据权利要求7所述的半导体结构的形成方法，其特征在于，在进行所述第一斜边刻蚀处理后，所述***区基底表面被第一层间介质层覆盖；或者，在进行所述第一斜边刻蚀处理后，所述***区基底表面被第一层间介质层以及部分厚度的第二层间介质层覆盖。
9.根据权利要求7所述的半导体结构的形成方法，其特征在于，形成所述导电插塞的工艺步骤包括：在所述器件区第二层间介质层顶部表面、***区基底上、以及所述接触孔底部和侧壁表面形成导电阻挡层，形成覆盖于导电阻挡层表面且填充满接触孔的导电体层，且所述导电体层顶部高于器件区第二层间介质层顶部表面；研磨去除高于器件区第二层间介质层顶部表面的导电体层以及导电阻挡层，形成填充满接触孔的导电插塞。
10.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述***区基底表面被第一层间介质层覆盖时，在所述研磨之后，所述***区第一层间介质层表面被导电阻挡层以及部分厚度的导电体层覆盖。
11.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述***区基底表面被第一层间介质层以及部分厚度的第二层间介质层覆盖时，在所述研磨之后，所述***区第二层间介质层表面被导电阻挡层以及部分厚度的导电体层覆盖。
12.根据权利要求7所述的半导体结构的形成方法，其特征在于，所述第一斜边刻蚀处理为多道刻蚀工艺，以保证第一斜边刻蚀处理后，***区基底表面未被暴露出来。
13.根据权利要求9所述的半导体结构的形成方法，其特征在于，所述导电阻挡层的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述导电体层的材料为Ti、TiN、Ta、TaN、WN、Cu、Al或W。
14.根据权利要求1所述的半导体结构的形成方法，其特征在于，在刻蚀所述器件区第二层间介质层形成所述接触孔的同时，刻蚀***区第二层间介质层。
15.根据权利要求14所述的半导体结构的形成方法，其特征在于，在形成所述接触孔的同时，***区第二层间介质层被刻蚀去除，所述聚合物层位于***区第一层间介质层表面；或者，在形成所述接触孔的同时，***区部分厚度的第二层间介质层被刻蚀去除，所述聚合物层位于***区剩余第二层间介质层表面。
16.根据权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述导电插塞之前，还包括步骤：对所述接触孔进行湿法清洗处理；在所述湿法清洗处理之后，对所述接触孔进行Ar等离子体轰击处理。
17.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述光刻胶层暴露出***区第二层间介质层表面；采用晶圆边缘曝光的方法，形成所述光刻胶层。
18.根据权利要求17所述的半导体结构的形成方法，其特征在于，形成所述光刻胶层的工艺步骤包括：在所述器件区以及***区第二层间介质层表面形成初始光刻胶层；对***区第二层间介质层表面的初始光刻胶层进行曝光处理，同时对待形成第一开口的初始光刻胶层区域进行曝光处理；在进行曝光处理之后，对初始光刻胶层进行显影处理，形成所述光刻胶层。
19.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述第一层间介质层的材料为氧化硅、低k介质材料或超低k介质材料；所述第二层间介质层的材料为氧化硅、低k介质材料或超低k介质材料。
20.根据权利要求1所述的半导体结构的形成方法，其特征在于，所述栅导电层的材料包括Ti、TiN、Ta、TaN、WN、Cu、Al或W；所述器件区基底与栅导电层之间还形成有栅介质层。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1055463A2 (en) * | 1999-05-19 | 2000-11-29 | Ebara Corporation | Wafer cleaning apparatus |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1055463A2 (en) * | 1999-05-19 | 2000-11-29 | Ebara Corporation | Wafer cleaning apparatus |
| US6607983B1 (en) * | 1999-11-05 | 2003-08-19 | Samsung Electronics Co., Ltd. | Method of processing a defect source at a wafer edge region in a semiconductor manufacturing |
| CN101271831A (zh) * | 2007-03-23 | 2008-09-24 | 海力士半导体有限公司 | 半导体器件的制造方法 |
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