CN105684136A - 半导体器件 - Google Patents

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Abstract

半导体器件包括常截止型的第一晶体管、常导通型的第二晶体管和常导通型的第三晶体管。上述第一晶体管与上述第二晶体管共源共栅连接，上述第三晶体管与上述第二晶体管并联连接。上述第二晶体管和上述第三晶体管各自的截止耐压比上述第一晶体管的截止耐压高，上述第三晶体管的接通时间比上述第二晶体管的接通时间短。

Description

半导体器件
技术领域
本发明涉及将常截止型晶体管与常导通型晶体管共源共栅(Cascode)连接的半导体器件，特别是涉及具有过电压保护功能的半导体器件。
背景技术
在具有过电压保护功能的半导体器件中，为了保护上述装置不受静电放电(ESD：ElectrostaticDischarge)等的过电压影响，进行了将上述器件内的晶体管的结构改良为能够耐受上述过电压的结构的研究，或者进行了在上述器件中设置过电压保护电路的研究。
这里，关于向半导体器件的ESD的施加进行说明。它是指在半导体器件外部的物体(例如人体或输送装置等)中所带的高电压的静电由于上述物体与上述半导体器件的接触而流入到上述半导体器件的内部的情况。例如将由于带电的人体与半导体器件接触而导致的向半导体器件的ESD的施加模型化的人体模型中，直至被施加于半导体器件的放电电流达到峰值的上升时间为10nsec，放电电流的峰值为几A程度。在上述放电电流从半导体器件的电源端子流入的情况下，如果上述半导体器件为关断状态，则电荷停留在上述电源端子，上述电源端子的电位急剧上升，将会瞬间地对上述电源端子施加2kV程度的过电压。
在专利文献1中，将具有高耐压的常导通型的异质结场效应晶体管和常截止型的绝缘栅型场效应晶体管单片地形成，在将它们共源共栅连接的半导体器件中，与常截止型的绝缘栅型场效应晶体管并联连接有雪崩击穿二极管(avalanchebreakdowndiode)。由此，通过对常截止型的绝缘栅型场效应晶体管施加高电压，来防止常截止型的绝缘栅型场效应晶体管被破坏的情况。
现有技术文献
专利文献
专利文献1：日本特开2006-351691号公报
发明内容
发明要解决的技术问题
但是，在将常截止型晶体管与常导通型晶体管共源共栅连接的半导体器件中，当对上述装置的电源端子施加了ESD等的过电压时，电压最先上升的不是上述常截止型晶体管而是上述常导通型晶体管。因此，必须要对上述常导通型晶体管采取过电压应对对策。
作为对上述常导通型晶体管采取的过电压应对对策，考虑以下的2个方案。第一方案是，使上述常导通型晶体管的截止耐压比施加于上述常导通型晶体管的漏极-源极间(或者集电极-发射极间)的电压高的方法，第二方案是，使施加在上述常导通型晶体管的漏极-源极间(或者集电极-发射极间)的电压达到上述常导通型晶体管的截止耐压之前，使上述常导通型晶体管为导通状态，避免上述常导通型晶体管的漏极-源极间(或者集电极-发射极间)的电位差成为上述晶体管的截止耐压以上的方法。这里，所谓晶体管的截止耐压是指晶体管为截止状态时允许的漏极-源极间电压(集电极-发射极间电压)的最大值。
关于第一方案，需要对上述常导通型晶体管的布局结构向提高截止耐压的方面进行再设计，该再设计伴随有导通电阻增大等的特性恶化。另外，在上述共源共栅连接的半导体器件中使用的常导通型晶体管的截止耐压为1kV程度，远比由ESD施加的电压2kV程度小。因此，即使将上述常导通型晶体管的截止耐压提高，但如果施加于上述器件的电源端子的ESD立即被施加于上述常导通型晶体管的漏极(或者集电极)，则上述常导通型晶体管也会被破坏。因此，第一方案并不是现实可行的改善对策。
关于第二方案，在上述共源共栅连接的半导体器件中，作为大电力功率晶体管(最大耗电功率为10W程度以上的功率晶体管)使用的常导通型晶体管的接通时间为30nsec程度，与此相对，在ESD中的上升沿时间如上所述为10nsec程度，因此只要常导通型晶体管为大电力功率晶体管就难以实现。这里，所谓晶体管的接通时间是指，从对晶体管的栅极(或者基极)输出用于使晶体管为导通状态的电压信号(或者电流信号)起直至晶体管成为导通状态所需要的时间。
本发明是鉴于上述的状况而完成的，其目的在于提供将常截止型晶体管与常导通型晶体管共源共栅连接的半导体器件，并且是能够实现对过电压的破坏承受能力的提高的半导体器件。
用于解决问题的技术方案
为了达成上述目的，本发明的半导体器件构成为，包括常截止型的第一晶体管、常导通型的第二晶体管和常导通型的第三晶体管，上述第一晶体管与上述第二晶体管共源共栅连接，上述第三晶体管与上述第二晶体管并联连接，上述第二晶体管和上述第三晶体管各自的截止耐压比上述第一晶体管的截止耐压高，上述第三晶体管的接通时间比上述第二晶体管的接通时间短的结构(第一结构)。
在上述第一结构的半导体器件，也可以构成为，还包括二极管、电源端子和接地端子，上述第一晶体管、上述第二晶体管和上述第三晶体管各自具有第一电极、第二电极和控制电极，上述电源端子与上述第二晶体管的上述第一电极以及上述第三晶体管的上述第一电极连接，上述第二晶体管的上述第二电极以及上述第三晶体管的上述第二电极与上述第一晶体管的上述第一电极连接，上述第一晶体管的上述第二电极与上述接地端子连接，上述二极管以上述二极管的阴极电极连接于上述电源端子侧、在上述二极管的阳极电极连接于上述第三晶体管的上述控制电极侧的方式，设置在上述电源端子与上述第三晶体管的上述控制电极之间，上述二极管的雪崩电压比上述电源端子与上述接地端子之间的额定电压大，并且为上述第三晶体管的截止耐压以下的结构(第二结构)。
在上述第一结构或者上述第二结构的半导体器件中，也可以构成为上述第二晶体管和上述第三晶体管通过同一晶片处理形成的结构(第三结构)。
在上述第一～第三结构的任一种结构的半导体器件中，也可以构成为上述第二晶体管和上述第三晶体管形成在一个半导体芯片上的结构(第四结构)。
在上述第四结构的半导体结构中，也可以构成为用于将上述第二晶体管与上述第三晶体管并联连接的电连接路径的全部形成在上述半导体芯片上的结构(第五结构)。
在上述第一～第五结构的任一种结构的半导体器件中，也可以构成为上述第二晶体管和上述第三晶体管各自是使用宽带隙半导体的晶体管的结构(第六结构)。
在上述第六结构的半导体结构中，也可以构成为上述使用宽带隙半导体的晶体管为氮化镓(GaN)类的晶体管(第七结构)。
发明效果
依据本发明，在将常截止型晶体管与常导通型晶体管共源共栅连接的半导体器件中，能够实现对于过电压的破坏承受能力的提高。
附图说明
图1是表示本发明的第一实施方式的半导体器件的结构的图。
图2是表示本发明的第二实施方式的半导体器件的结构的图。
图3是表示本发明的第三实施方式的半导体器件的概略结构的俯视图。
具体实施方式
【第一实施方式】
参照图1对本发明的第一实施方式的半导体器件进行说明。
图1是表示本实施方式的半导体器件1的结构的图。本实施方式的半导体器件1包括：常截止型晶体管Q1；常导通型晶体管Q2和Q3；电阻R1和R2；接地端子T1；电源端子T2和控制端子T3。常导通型晶体管Q2和Q3是截止耐压比常截止型晶体管Q1高的晶体管，常导通型晶体管Q3是接通时间比常截止型晶体管Q2短的晶体管。通过使常导通型晶体管Q2为大电力功率晶体管(最大耗电功率为10W程度以上的功率晶体管)，使常导通型晶体管Q3为不用于大电力的功率晶体管(最大耗电功率为小于10W程度的功率晶体管)，能够使常导通型晶体管Q3的接通时间比常导通型晶体管Q2的接通时间短。
常截止型晶体管Q1是N沟道MOSFET(MetalOxideSemiconductorFieldEffectTransistor)，常导通型晶体管Q2和Q3是氮化镓(GaN)类的N沟道异质结场效应晶体管。
常截止型晶体管Q1与常导通型晶体管Q2共源共栅连接，设置在接地端子T1与电源端子T2之间。即，接地端子T1与常截止型晶体管Q1的源极电极连接，常截止型晶体管Q1的漏极电极与常导通型晶体管Q2的源极电极连接，常导通型晶体管Q2的漏极电极与电源端子T2连接。
另外，常截止型晶体管Q1的栅极电极与控制端子T3连接，常导通型晶体管Q2的栅极电极经由电阻R1与接地端子T1连接。
并且，常导通型晶体管Q3与常导通型晶体管Q2并联连接。即，常导通型晶体管Q3的源极电极与常导通型晶体管Q2的源极电极连接，常导通型晶体管Q3的漏极电极与常导通型晶体管Q2的漏极电极连接。
另外，常截止型晶体管Q3的栅极电极经由电阻R2与接地端子T1连接。
此外，接地端子T1和常截止型晶体管Q1的源极电极可以由不同的导电性部件构成，也可以由相同的导电性部件构成。同样地，电源端子T2以及常导通型晶体管Q2和Q3的各漏极电极可以由不同的导电性部件构成，也可以由相同的导电性部件构成。同样地，控制端子T3和常截止型晶体管Q1的栅极电极可以由不同的导电性部件构成，也可以由相同的导电性部件构成。
接着，对于上述结构的本实施方式的半导体器件1的动作进行说明。在接地端子T1被保持为接地电位，对电源端子T2施加电源电压的状态下，本实施方式的半导体器件1根据对控制端子T3的电压施加的打开、关闭来进行开关动作。此外，也可以用将供给到控制端子T3的电压信号的电平在高电平与低电平这两者中切换来代替对控制端子T3的电压施加的打开、关闭。
当对控制端子T3的电压施加从打开转换为关闭时，常截止型晶体管Q1的栅极-源极间电压从阈值电压以上变为小于阈值电压，常截止型晶体管Q1从导通状态转换为截止状态。由此，漏极电流不流到常截止型晶体管Q1，由于常导通型晶体管Q2和Q3维持导通状态，因此常截止型晶体管Q1的漏极电极与常导通型晶体管Q2和Q3各自的源极电极之间的电位上升。并且，常导通型晶体管Q2和Q3各自的栅极-源极间电压从阈值电压以上变为小于阈值电压，常导通型晶体管Q2和Q3从导通状态转换为截止状态。这里，所谓阈值电压，是指晶体管达到导通状态的栅极-源极间电压，在常截止型晶体管的情况下为正电压，在常导通型晶体管的情况下为负电压。
当向控制端子T3的电压施加从截止转换为导通时，常截止型晶体管Q1的栅极-源极间电压从小于阈值电压变为阈值电压以上，常截止型晶体管Q1从截止状态转换为导通状态。由此，漏极电流开始流到常截止型晶体管Q1，由于常导通型晶体管Q2和Q3维持截止状态，常截止型晶体管Q1的漏极电极与常导通型晶体管Q2和Q3各自的源极电极之间的电位下降。并且，常导通型晶体管Q2和Q3各自的栅极-源极间电压从小于阈值电压变为阈值电压以上，常导通型晶体管Q2和Q3从截止状态转换为导通状态。
本实施方式的半导体器件1具有截止耐压高的常导通型晶体管Q2和Q3，因此在常截止型晶体管Q1以及常导通型晶体管Q2和Q3分别为截止状态时，即使电源端子T2与接地端子之间被施加高电压也不会被破坏。使常截止型晶体管Q1为具有本实施方式的半导体器件1的额定电压的十分之一以下的额定电压的不用于大电力的功率晶体管(最大耗电功率为小于10W程度的功率晶体管)，常导通型晶体管Q2的开关特性、导通特性优秀，作为本实施方式的半导体器件1整体能够构成为具有高耐压且开关特性、导通特性良好这样的常导通型晶体管Q2的优点，并且在对控制端子T3没有电压施加的状态下，能够进行阻断电源端子T2与接地端子T1之间流通的电流的常截止动作的用于大电力的半导体器件。
但是，也存在瞬间地对电源端子T2施加远大于常导通型晶体管Q2和Q3的截止耐压的ESD等的过电压的情况。本实施方式的半导体器件1利用常导通型晶体管Q3实现该过电压的应对。
当常截止型晶体管Q1以及常导通型晶体管Q2和Q3分别为截止状态时，如果对电源端子T2施加过电压，则常导通型晶体管Q2的漏极电极的电位上升，并且直至常导通型晶体管Q2的漏极-栅极间电容成为满充电状态为止，在常导通型晶体管Q2的漏极电极与栅极电极之间流通电流，由于在电阻R1的电压下降，常导通型晶体管Q2的栅极电极与电阻R1之间的电位上升。常导通型晶体管Q2的栅极电极与电阻R1之间的电位上升而常导通型晶体管Q2的栅极-源极间电压成为阈值电压以上时，常导通型晶体管Q2成为导通状态，常导通型晶体管Q2的漏极电极的电位开始下降。但是作为大电力功率晶体管的常导通型晶体管Q2因为接通时间长，所以如果为没有设置常导通型晶体管Q3的结构，则在常导通型晶体管Q2成为导通状态之前，常导通型晶体管Q2的漏极-源极间电压超过常导通型晶体管Q2的截止耐压。
在本实施方式的半导体器件1中，在常截止型晶体管Q1以及常导通型晶体管Q2和Q3各自为截止状态时，如果对电源端子T2施加过电压，则在上述的动作之外，还发生常导通型晶体管Q3的漏极电极的电位(＝常导通型晶体管Q2的漏极电极的电位)上升，并且直至常导通型晶体管Q3的漏极-栅极间电容成为满充电状态为止在常导通型晶体管Q3的漏极电极与栅极电极之间流通电流，由于在电阻R2的电压下降，常导通型晶Q3的栅极电极与电阻R2之间的电位上升。当常导通型晶体管Q3的栅极电极与电阻R2之间的电位上升，常导通型晶体管Q3的栅极-源极间电压成为阈值电压以上时，常导通型晶体管Q3成为导通状态，常导通型晶体管Q3的漏极电极的电位(＝常导通型晶体管Q2的漏极电极的电位)开始下降。因为不是大电力功率晶体管的常导通型晶体管Q3比常导通型晶体管Q2的接通时间短，所以在常导通型晶体管Q2的漏极-源极间电压超过常导通型晶体管Q2的截止电压之前，能够使常导通型晶体管Q2的漏极电极的电位降低。由此，能够防止常导通型晶体管Q2的漏极-源极间电压成为常导通型晶体管Q2的截止电压以上而破坏常导通型晶体管Q2。
通过常导通型晶体管Q3成为导通状态，导通状态的常截止型晶体管Q1的漏极电极的电位变大，因此希望对于常截止型晶体管Q1也采取过电压应对对策。例如，与专利文献1同样地，可以对常截止型晶体管Q1并联连接雪崩击穿二极管。
这里，常导通型晶体管Q3的接通时间，优选比因设想的过电压的上升而使常导通型晶体管Q2的漏极-源极间电压达到常导通型晶体管Q2的截止耐压所需要的时间短。由此，能够防止因设想的过电压的施加(例如ESD的人体模型)而使常导通型晶体管Q2被破坏。
但是，常导通型晶体管Q3的接通时间并不限定于比因设想的过电压的上升而使常导通型晶体管Q2的漏极-源极间电压达到常导通型晶体管Q2的截止耐压所需要的时间短的时间，也可以比常导通型晶体管Q2的接通时间短。如果常导通型晶体管Q3的接通时间比常导通型晶体管Q2的接通时间短，则与不设置常导通型晶体管Q3而施加过电压时使常导通型晶体管Q2成为导通状态的结构(上述的第二方案)相比，能够降低由于过电压的施加而使常导通型晶体管Q2被破坏的可能性。
在本实施方式中，作为常截止型晶体管Q1使用MOSFET，但是也可以使用IGBT(InsulatedGateBipolarTransistor：绝缘栅双极晶体管)等代替MOSFET。常截止型晶体管Q1根据施加于控制端子T3的电压或者电流而进行开关动作，只要是比常导通型晶体管Q2和Q3的截止耐压低的常导通型晶体管，则对上述内容中例示的晶体管就没有特别的限定。
另外，在本实施方式中，作为常导通型晶体管Q2使用氮化镓(GaN)类的异质结场效应晶体管，但也可以使用J-FET(Junction-FieldEffectTransistor：结场效应晶体管)等代替氮化镓(GaN)类的异质结场效应晶体管。常导通型晶体管Q2只要是截止耐压比常截止型晶体管Q1高的常导通型晶体管，则对上述内容中所例示的晶体管就没有特别的限定。
此外，使用氮化镓(GaN)或碳化硅(SiC)等的宽带隙半导体的晶体管，因为截止电压高，所以适合于常导通型晶体管Q2。另外，氮化镓(GaN)类的晶体管，饱和电子速度大，能够高速动作。因此，通过使常导通型晶体管Q2和Q3为氮化镓(GaN)类的晶体管，能够实现本实施方式的半导体器件1的高耐压化和高速动作化。这里，宽带隙半导体是指比硅(Si)的带隙宽的半导体。
另外，在本实施方式中，作为常导通型晶体管Q3，与常导通型晶体管Q2同样地使用氮化镓(GaN)类的异质结场效应晶体管，但也可以使用J-FET等代替氮化镓(GaN)类的异质结场效应晶体管。常导通型晶体管Q3只要是比常截止型晶体管Q1的截止耐压高，比常导通型晶体管Q2接通时间短的常导通型晶体管，在上述内容中所例示的晶体管就没有特别的限定。
另外，本实施方式的半导体器件1，作为晶体管和端子以外的电子部件具有电阻R1和R2，但也可以是不具有电阻R1的结构。另外，当常截止型晶体管Q1以及常导通型晶体管Q2和Q3各自为截止状态时，如果对电源端子T2施加过电压，只要能够确保常导通型晶体管Q3的栅极电极的电位上升的功能，则也可以是不具有电阻R2的结构。另外，也可以构成为具有电阻R1和R2以外的电阻、电容器、二极管、导线等作为晶体管和端子以外的电子部件。能够在本实施方式的半导体器件1追加的电子部件并不限定于上述内容中所例示的电子部件。
【第二实施方式】
参照图2对本发明的第二实施方式的半导体器件进行说明。此外，对于图2中与图1相同的部件标注相同的符号而省略说明。
图2是表示本实施方式的半导体器件2的结构的图。本实施方式的半导体器件2是在第一实施方式的半导体器件1中追加了二极管D1的结构。
二极管D1的阴极电极与电源端子T2连接，二极管D1的阳极电极与常导通型晶体管Q3连接。二极管D1的雪崩电压比本实施方式的半导体器件2的额定电源(电源端子T2-接地端子T1之间的额定电压)大，且为常导通型晶体管Q3的截止耐压以下。
此外，二极管D1的阴极电极与电源端子T2以及常导通型晶体管Q2和Q3各自的漏极电极可以由不同的导电性部件构成，也可以由相同的导电性部件构成。同样地，二极管D1的阳极电极与常导通型晶体管Q3的栅极电极可以由不同的导电性部件构成，也可以由相同的导电性部件构成。
接着，对上述结构的本实施方式的半导体器件2的动作进行说明。在接地端子T1被保持为接地电位，电源电压被施加到电源端子T2的状态下，本实施方式的半导体器件2根据向控制端子T3的电压施加的打开、关闭来进行开关动作。
由于二极管D1的雪崩电压比本实施方式的半导体器件2的额定电压大，所以本实施方式的半导体器件2在额定电压的范围内进行开关动作的情况下，在二极管D1的阴极电极与阳极电极之间不流通电流。
因此，在本实施方式的半导体器件2在额定电压的范围内进行开关动作的情况下，本实施方式的半导体器件2与第一实施方式的半导体器件1进行同样的开关动作。即，当向控制端子T3的电压施加从打开转换为关闭时，常截止型晶体管Q1和常导通型晶体管Q2以及Q3从导通状态转换为截止状态。另外，当向控制端子T3的电压施加从关闭转换为打开时，常截止型晶体管Q1和常导通型晶体管Q2以及Q3从截止状态转换为导通状态。
本实施方式的半导体器件2与第一实施方式的半导体器件1同样地，具有截止耐压高的常导通型晶体管Q2和Q3，因此当常截止型晶体管Q1和常导通型晶体管Q2以及Q3分别为截止状态时，即使对电源端子T2与接地端子之间施加高电压也不会被破坏。
另外，本实施方式的半导体器件2与本发明第一实施方式的半导体器件1同样地，利用常导通型晶体管Q3实现过电压应对对策。
当对电源端子T2施加过电压时，二极管D1的阴极电极-阳极电极间电压成为雪崩电压以上，在二极管D1的阴极电极与阳极电极之间流通电流，常导通型晶体管Q3的栅极电极的电位上升。由于该栅极电极的电位上升而使常导通型晶体管Q3从截止状态转换为导通状态，因此在常导通型晶体管Q2的漏极-源极间电压超过常导通型晶体管Q2的截止耐压之前，能够使常导通型晶体管Q2的漏极电极的电位下降。由此，能够防止常导通型晶体管Q2的漏极-源极间电压变成常导通型晶体管Q2的截止耐压以上而破坏常导通型晶体管Q2的情况。
此外，本实施方式的半导体器件2的与第一实施方式的半导体器件1共通的部分，也能够适用在第一实施方式中已经说明了的优选例和变形例。
【第三实施方式】
参照图3对本发明的第三实施方式的半导体器件进行说明。本发明的第三实施方式的半导体器件与图1所示的第一实施方式的半导体器件1为相同的结构。此外，对于图3中与图1相同的部件标注相同的符号并省略说明。
图3是表示本实施方式的半导体器件3的概略结构的俯视图。
本实施方式的半导体器件3的常导通型晶体管Q2和Q3通过相同晶片处理形成。
由此，能够使常导通型晶体管Q2和Q3的电特性为相同程度。尤其是，因为常导通型晶体管Q2和Q3的源极电极与漏极电极之间的截止耐压成为相同程度，所以能够容易调整使常导通型晶体管Q3为导通状态的时间，使得常导通型晶体管Q2的耐压破坏(击穿)不发生。另外，由于也能够使常导通型晶体管Q2和Q3的开关特性为相同程度，所以也能够容易地使常导通型晶体管Q2的接通时间与常导通型晶体管Q3的接通时间之差成为所设定的值。这里，晶片处理是指将构成半导体器件的元件形成在半导体晶片衬底上的工序，同一晶片处理是指在同一半导体晶片上同时实施的同种类的工序。
并且，本实施方式的半导体器件3中，如图3所示，常导通型晶体管Q2和Q3形成在一个半导体芯片4上。
由此，能够以低成本且小空间在本实施方式的半导体器件3内配置常导通型晶体管Q2和Q3。此外，因为能够在一个半导体芯片4上排列配置常导通型晶体管Q2和Q3，所以能够使常导通型晶体管Q2和Q3的电特性进一步为相同程度。
常导通型晶体管Q2的栅极电极由下部栅极电极Q2DG和上部栅极电极Q2UG构成。俯视时矩形区域5是下部栅极电极Q2DG与上部栅极电极Q2UG的导通部分，形成于半导体芯片4的厚度方向上的下部栅极电极Q2DG与上部栅极电极Q2UG之间。常导通型晶体管Q2的源极电极由下部源极电极Q2DS和上部源极电极Q2US构成。俯视时矩形区域6为下部源极电极Q2DS与上部源极电极Q2US的导通部分，形成于半导体芯片4的厚度方向上的下部源极电极Q2DS与上部源极电极Q2US之间。常导通型晶体管Q2的漏极电极由下部漏极电极Q2DD和上部漏极电极Q2UD构成。俯视时矩形区域7是下部漏极电极Q2DD与上部漏极电极Q2UD的导通部分，形成于半导体芯片4的厚度方向上的下部漏极电极Q2DD与上部漏极电极Q2UD之间。常导通型晶体管Q3的栅极电极由下部栅极电极Q3DG和上部栅极电极Q3UG构成。俯视时矩形区域8是下部栅极电极Q3DG与上部栅极电极Q3UG的导通部分，形成在半导体芯片4的厚度方向上的下部栅极电极Q3DG与上部栅极电极Q3UG之间。常导通型晶体管Q3的源极电极由下部源极电极Q3DS和上部源极电极Q3US构成。俯视时矩形区域9是下部源极电极Q3DS与上部源极电极Q3US的导通部分，形成于半导体芯片4的厚度方向上的下部源极电极Q3DS与上部源极电极Q3US之间。常导通型晶体管Q3的漏极电极由下部漏极电极Q3DD和上部漏极电极Q3UD构成。俯视时矩形区域10是下部漏极电极Q3DD与上部漏极电极Q3UD的导通部分，形成于半导体芯片4的厚度方向上的下部漏极电极Q3DD与上部漏极电极Q3UD之间。
常导通型晶体管Q2的上部源极电极Q2US和常导通型晶体管Q3的上部源极电极Q3US由相同的导电层(相同的部件)形成，常导通型晶体管Q2的上部漏极电极Q2UD和常导通型晶体管Q3的上部漏极电极Q3UD由相同的导电层(相同的部件)形成。即，用于将常导通型晶体管Q2和Q3并联连接的电连接路径全部形成在半导体芯片4上。
由此，能够更加容易地将常导通型晶体管Q2的接通时间与常导通型晶体管Q3的接通时间之差形成为所设定的值。
【总结】
以上，对于本发明的实施方式进行了说明，但是本发明的范围并不限定于上述说明的内容，能够在不脱离本发明的主旨的范围中施加各种的变更来实施。
以上所说明的半导体器件构成为：包括常截止型的第一晶体管(Q1)、常截止型的第二晶体管(Q2)和常导通型的第三晶体管(Q3)，上述第一晶体管(Q1)与上述第二晶体管(Q2)共源共栅连接，上述第三晶体管(Q3)与上述第二晶体管(Q3)并联连接。上述第二晶体管(Q2)和上述第三晶体管(Q3)各自的截止耐压比上述第一晶体管(Q1)的截止耐压高，上述第三晶体管(Q3)的接通时间比上述第二晶体管(Q2)的接通时间短的结构(第一结构)。
依据这样的结构，在对半导体器件施加过电压时，能够快速将第三晶体管从截止状态转换为导通状态，所以能够在第一晶体管与第二晶体管的连接点的电位变得过大之前使其电位降低。由此，能够防止施加于第二晶体管的电压成为截止耐压以上而破坏第二晶体管的状况。
也可以构成为在上述第一结构的半导体器件中还具有二极管(D1)、电源端子(T2)和接地端子(T1)，上述第一晶体管(Q1)、上述第二晶体管(Q2)和上述第三晶体管(Q3)各自具有第一电极、第二电极和控制电极，上述电源端子(T2)与上述第二晶体管(Q2)的上述第一电极以及上述第三晶体管(Q3)的上述第一电极连接，上述第二晶体管(Q2)的上述第二电极以及上述第三晶体管(Q3)的上述第二电极与上述第一晶体管(Q1)的上述第一电极连接，上述第一晶体管(Q1)的上述第二电极与上述接地端子(T1)连接，上述二极管(D1)以上述二极管(D1)的阴极电极连接于上述电源端子(T2)侧，在上述二极管(D1)的阳极电极连接于上述第三晶体管(Q3)的上述控制电极侧的方式，设置在上述电源端子(T2)与上述第三晶体管(Q3)的上述控制电极之间，上述二极管(D1)的雪崩电压构成为比上述电源端子(T2)与上述接地端子(T1)之间的额定电压大，并且为上述第三晶体管(Q3)的截止耐压以下的结构(第二结构)。
依据这样的结构，在半导体器件在额定电压的范围内进行开关动作的情况下，能够使在二极管的阴极电极与阳极电极之间不流通电流。另外，当对半导体器件施加过电压时，在二极管的阴极电极与阳极电极之间流通电流，能够自动地使第三晶体管快速从截止状态转换为导通状态，因此能够在第一晶体管与第二晶体管的连接点的电位变得过大之前使其电位下降。由此，能够防止施加于第二晶体管的电压成为截止耐压以上而破坏第二晶体管的状况。
在上述第一结构或者上述第二结构的半导体器件中，也可以构成为上述第二晶体管(Q2)和上述第三晶体管(Q3)通过同一晶片处理形成的结构(第三结构)。
依据这样的结构，第二晶体管和第三晶体管的电特性、尤其是第二晶体管和第三晶体管的源极电极与漏极电极之间的截止耐压成为相同程度，因此能够容易地调整使第三晶体管成为导通状态的时间，使得不发生第二晶体管的耐压破坏。另外，也能够使第二晶体管和第三晶体管的开关特性为相同程度，所以能够容易地将第二晶体管的接通时间与第三晶体管的接通时间之差形成为所设定的值。
在上述第一至第三结构的任一种结构的半导体器件中，也可以构成为上述第二晶体管(Q2)和上述第三晶体管(Q3)形成在一个半导体芯片上的结构(第四结构)。
依据这样的结构，能够以低成本且小空间在半导体器件内配置第二晶体管和第三晶体管。另外，能够在一个半导体芯片上排列配置第二晶体管和第三晶体管，所以能够进一步使第二晶体管和第三晶体管的电特性为相同程度。
在上述第四结构的半导体器件中，也可以构成为用于并联连接上述第二晶体管(Q2)和上述第三晶体管(Q3)的电连接路径全部形成在上述半导体芯片上的结构(第五结构)。
依据这样的结构，够更加容易地将第二晶体管的接通时间与第三晶体管的接通时间之差成为所设定的值。
在上述第一至第五结构的任一种结构的半导体器件中，也可以为上述第二晶体管(Q2)和上述第三晶体管(Q3)各自是使用宽带隙半导体的晶体管的结构(第六结构)。
依据这样的结构，使用宽带隙半导体的晶体管因为截止耐压高，所以能够使第二晶体管和第三晶体管各自的截止耐压和半导体器件的耐压提高。
在上述第六结构的半导体器件中，也可以是上述使用宽带隙半导体的晶体管为氮化镓(GaN)类的晶体管的结构(第七结构)。
依据这样的结构，氮化镓(GaN)类的晶体管由于饱和电子速度大且能够高速动作，因此能够容易地实现半导体器件的高耐压化和高速动作化。
附图标记的说明
1第一实施方式的半导体器件
2第二实施方式的半导体器件
3第三实施方式的半导体器件
4半导体芯片
5～10俯视时矩形区域
Q1常截止型晶体管
Q2、Q3常导通型晶体管
Q2DG晶体管Q2的下部栅极电极
Q2UG晶体管Q2的上部栅极电极
Q2DS晶体管Q2的下部源极电极
Q2US晶体管Q2的上部源极电极
Q2DD晶体管Q2的下部漏极电极
Q2UD晶体管Q2的上部漏极电极
Q3DG晶体管Q3的下部栅极电极
Q3UG晶体管Q3的上部栅极电极
Q3DS晶体管Q3的下部源极电极
Q3US晶体管Q3的上部源极电极
Q3DD晶体管Q3的下部漏极电极
Q3UD晶体管Q3的上部漏极电极
R1、R2电阻
T1接地端子
T2电源端子
T3控制端子
D1二极管。

Claims (5)

1.一种半导体器件，其特征在于：
包括常截止型的第一晶体管、常导通型的第二晶体管和常导通型的第三晶体管，
所述第一晶体管与所述第二晶体管共源共栅连接，
所述第三晶体管与所述第二晶体管并联连接，
所述第二晶体管和所述第三晶体管各自的截止耐压比所述第一晶体管的截止耐压高，
所述第三晶体管的接通时间比所述第二晶体管的接通时间短。
2.如权利要求1所述的半导体器件，其特征在于：
还包括二极管、电源端子和接地端子，
所述第一晶体管、所述第二晶体管和所述第三晶体管各自具有第一电极、第二电极和控制电极，
所述电源端子与所述第二晶体管的所述第一电极以及所述第三晶体管的所述第一电极连接，
所述第二晶体管的所述第二电极以及所述第三晶体管的所述第二电极与所述第一晶体管的所述第一电极连接，
所述第一晶体管的所述第二电极与所述接地端子连接，
所述二极管以所述二极管的阴极电极连接于所述电源端子侧，所述二极管的阳极电极连接于所述第三晶体管的所述控制电极侧的方式，设置在所述电源端子与所述第三晶体管的所述控制电极之间，
所述二极管的雪崩电压比所述电源端子与所述接地端子之间的额定电压大，并且为所述第三晶体管的截止耐压以下。
3.如权利要求1或2所述的半导体器件，其特征在于：
所述第二晶体管和所述第三晶体管形成在一个半导体芯片上。
4.如权利要求1～3中任一项所述的半导体器件，其特征在于：
所述第二晶体管和所述第三晶体管各自是使用宽带隙半导体的晶体管。
5.如权利要求4所述的半导体器件，其特征在于：
所述使用宽带隙半导体的晶体管为氮化镓(GaN)类的晶体管。
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