CN105679744A - 扇出线结构、显示面板及其制造方法 - Google Patents

扇出线结构、显示面板及其制造方法 Download PDF

Info

Publication number
CN105679744A
CN105679744A CN201610185117.0A CN201610185117A CN105679744A CN 105679744 A CN105679744 A CN 105679744A CN 201610185117 A CN201610185117 A CN 201610185117A CN 105679744 A CN105679744 A CN 105679744A
Authority
CN
China
Prior art keywords
fan
wiring layer
conducting film
additional conducting
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201610185117.0A
Other languages
English (en)
Inventor
王劭颛
金熙哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Hefei Xinsheng Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Hefei Xinsheng Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Priority to CN201610185117.0A priority Critical patent/CN105679744A/zh
Publication of CN105679744A publication Critical patent/CN105679744A/zh
Priority to PCT/CN2016/087810 priority patent/WO2017166465A1/zh
Priority to US15/533,693 priority patent/US20180190541A1/en
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/43—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H01L2224/49173—Radial fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/495—Material

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Nonlinear Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Optics & Photonics (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

本发明提供了一种扇出线结构、显示面板及其制造方法，属于显示技术领域。本发明提供的扇出线结构包括多条长度不一的扇出线；每条所述扇出线均包括布线层；至少部分所述扇出线的所述布线层之上设置有与布线层电连接的附加导电膜；其中多条所述扇出线的阻抗相同。本发明的扇出线结构的多条扇出线之间的阻抗一致性好、制备工艺简单，使用该扇出线结构的显示面板的显示效果好。

Description

扇出线结构、显示面板及其制造方法
技术领域
本发明涉及显示技术领域，尤其涉及一种扇出线结构、包括该扇出线结构的显示面板及其制造方法。
背景技术
显示面板包括TFT阵列以及用于驱动TFT阵列的驱动电路模块（例如设置驱动IC的驱动电路板），为实现将驱动电路模块的信号输出对应施加在TFT阵列中的相应信号线（例如数据线或栅线）上，需要使用连接导线从驱动电路模块的某一输出引脚对应连接至TFT阵列的某一信号线上。按照常规的驱动电路模块和TFT阵列设置，驱动电路模块的多个输出引脚是相对集中排列而TFT阵列的多条信号线相对分散排列，采用以上多条连接导线时会在驱动电路模块与TFT阵列之间形成类似“扇形”结构，因此，通常称该连接导线为“扇出线”，扇出线的设置区域则称为“扇出区（Fan-outArea）”。
然而，从驱动电路模块的输出引脚到TFT阵列的信号线距离是不一致的，必然会导致扇出线的长度相差较大，因此容易导致扇出区的多条扇出线之间的阻抗不均匀，这种阻抗不均匀会影响显示面板的显示效果，是需要尽量避免的。
现有技术中，为实现不同扇出线之间的阻抗尽量均一化，采用对长度较短的扇出线采用绕线设计的方式来增加其阻抗，但是，这种方法需要增加用于绕线的区域，容易导致扇出区的整体宽度的增加，这种扇出区的整体宽度是会体现在使用该显示面板的显示器的边框尺寸上，因此，扇出区的整体宽度的增加是非常不利于窄边框显示器的开发和设计的。
发明内容
本发明的目的在于，实现扇出线结构的扇出线之间的阻抗均匀化。
为实现以上目的或者其他目的，本发明提供以下技术方案。
按照本发明的一方面，提供一种扇出线结构，其包括多条长度不一的扇出线；
每条所述扇出线均包括布线层；
至少部分所述扇出线的所述布线层之上设置有与布线层电连接的附加导电膜；
多条所述扇出线的阻抗相同。
根据本发明一实施例的扇出线结构，其中，不同长度的所述布线层的阻抗不同。
根据本发明一实施例的扇出线结构，其中，多条所述扇出线中，除长度最短的布线层外，其余多条所述扇出线中的布线层均设置有与布线层电连接的附加导电膜。
根据本发明又一实施例的扇出线结构，其中，多条所述扇出线中，每条所述布线层均设置有与布线层电连接的附加导电膜。
在之前所述实施例的扇出线结构中，所述附加导电膜厚度及宽度一致。
根据本发明还一实施例的扇出线结构，其中，设置有所述附加导电膜的多条扇出线中，设置在不同长度的所述布线层之上的附加导电膜的长度不同。
可选地，所述附加导电膜连续地或分段地设置在所述布线层之上。
可选地，所述附加导电膜材料与所述布线层材料相同。
可选地，所述附加导电膜材料与所述布线层材料不同，且附加导电膜材料电阻率小于所述布线层材料的电阻率。
按照本发明的又一方面，提供一种显示面板，其包括驱动电路模块和TFT阵列，以及以上所述及的任一种扇出线结构，所述扇出线结构用于连接驱动电路模块与TFT阵列。
按照本发明的还一方面，提供一种显示面板的制造方法，其特征在于，包括：
提供预设有扇出区的衬底；
在预设的所述扇出区通过沉积形成第一导电层；
在所述第一导电膜表面形成第二导电层；以及
通过刻蚀第一导电层和第二导电层分别形成所述布线层和附加导电膜。
根据本发明又一实施例的制造方法，其中，通过刻蚀第一导电层和第二导电层分别形成所述布线层和附加导电膜包括：
在所述第二导电层上涂覆光刻胶；
通过半色调掩膜板对所述光刻胶曝光显影，形成光刻胶完全保留区域、光刻胶半保留区域以及光刻胶完全去除区域；
以所述光刻胶完全保留区域和光刻胶半保留区域的光刻胶为掩膜刻蚀所述第一导电层和第二导电层以形成多条布线层；
对所述光刻胶完全保留区域和光刻胶半保留区域的光刻胶同时进行灰化处理以暴露所述光刻胶半保留区域对应的部分第二导电层；
对暴露的所述部分第二导电层进行刻蚀以形成附加导电膜；以及
去除剩余的光刻胶。
本发明的扇出线结构通过设置附加导电膜来改变长度不一的扇出线的阻抗，多条扇出线的阻抗能够相同，阻抗一致性好，制备工艺简单，使用该扇出线结构的显示面板的显示效果好。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是按照本发明一实施例的扇出线结构的示意图。
图2是按照本发明一实施例的扇出线结构的扇出线的俯视图，图3是图2所示实施例的扇出线的A-A截面结构示意图。
图4至图10示意按照本发明一实施例的制备方法来制备扇出线结构的过程示意图。
附图标记：
10-扇出线结构；100、1001、1002、1003、1005、1006、1007-扇出线；110’-第一导电层；110-布线层；130’-第二导电层；130、130a、130b-附加导电膜；131-未设置附加导电膜的区段；200-引脚；300-信号线；80-光刻胶；80b-光刻胶完全保留区域；80c-光刻胶半保留区域；80a-光刻胶完全去除区域；90-玻璃衬底。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在附图中，为了清楚起见，夸大了层和区域的厚度，并且，由于刻蚀引起的圆润等形状特征未在附图中示意出。
图1所示为按照本发明一实施例的扇出线结构的示意图。在该实施例中，扇出线结构10设置在驱动电路模块与TFT阵列之间的扇出区中，该扇出线结构10用于将某一驱动电路模块（例如驱动IC）的多个引脚200对应连接至TFT阵列的多条信号线300上，从而，该驱动电路模块可以驱动该TFT阵列的多条信号线对应的区域，实现显示功能。为方便说明，在图1中示例给出了包括7条扇出线100的扇出线结构，即扇出线1001、1002、1003、1004、1005、1006和1007，扇出线100的具体条数不是限制性的，可以根据驱动电路模块需要驱动的TFT阵列区域的大小来设置。
在该实施例中，多条扇出线100的长度不一，例如，位于中间的扇出线1004长度最短，扇出线1004的两侧的其它扇出线的长度依次增加，这样，扇出线1005、扇出线1006和扇出线1007的长度依次增加，扇出线1003、扇出线1002和扇出线1001的长度也依次增加。
对应每条扇出线100，如图1所示，均设置有一布线层110，多条扇出线1001、1002、1003、1004、1005、1006和1007上分别设置的布线层110的长度不一，也即它们的长度不相同。在一实施例中，不同扇出线100的布线层110可以采用相同材料制成，并且它们宽度、厚度也基本相同，因此，不同扇出线100的不同长度的布线层的阻抗不相同。在又一实施例中，即使不同扇出线100的布线层的长度不同，也可以通过对其中若干布线层进行宽度或厚度进行分别具体设置，例如，长度越短的布线层的宽度设置越窄，从而使该若干布线层的阻抗大致相同。
至少部分扇出线100的布线层110之上，设置有附加导电膜130，附加导电膜130是与布线层110电导通的，这样，扇出线100整体也是电导通的。附加导电膜130相对布线层110具有较小的电阻率，因此，对应设置附加导电膜130的扇出线100的区段中，其对应的阻抗能够得到减小，其阻抗减小的大小可以根据附加导电膜130的长度、宽度和/或厚度等条件来确定，尤其是受附加导电膜130的长度影响。
附加导电膜130可以为连续的一段，例如扇出线1001和1007上的附加导电膜130，其是连续地设置在布线层110之上。附加导电膜130也可以为分段的设置，例如，扇出线1002、1003、1005和1006上设置的附加导电膜130a和130b，其是分段地设置在布线层110之上。当然，扇出线结构10中所有设置附加导电膜130的扇出线100中，可以扇出线100上的附加导电膜130可以全部地连续地设置，或者可以全部地分段地设置，或者如图1所示部分分段地设置、部分连续地设置。
根据每条扇出线100的布线层110的电阻，可以确定每条扇出线100的附加导电膜130的长度（对于多段的附加导电膜130a和130b是指总长度）、宽度和/或厚度等，从而使多条扇出线1001、1002、1003、1004、1005、1006和1007之间的阻抗基本相同，也即实现扇出结构10的每条扇出线100的阻抗基本相同。在一实施例中，设置有附加导电膜130的多条扇出线100中，设置在不同长度的布线层110之上的附加导电膜130的长度不同，这样，可以调节不同长度的扇出线100之间的阻抗一致性。
优选地，将多条扇出线100的阻抗设置为与最短的扇出线的阻抗基本一致，也即其他扇出线以最短扇出线的阻抗为基准来调节设置，使它们与最短扇出线1004的阻抗基本一致。因此，在一实施例中，可以对最短的扇出线1004不设置附加导电膜130，而对于其他的扇出线1001、1002、1003、1005、1006和1007均设置附加导电膜130，也就是说，除长度最短的扇出线1004外，其余多条扇出线中的布线层110之上均设置有与该布线层电连接的附加导电膜130。当然在其他实施例中，也可以长度较短的几条扇出线的布线层110上不设置附加导电膜130，长度较短的几条扇出线100之间，可以通过调节长度不一的布线层110的宽度，来使这几条扇出线100的阻抗一致。设置附加导电膜130的扇出线1001、1002、1003、1005、1006和1007的具体结构实施例在以下描述。
但是，需要说明的是，在其他实施例中，也可以在长度最短的扇出线1004上设置附加导电膜130以减小最短的扇出线1004的阻抗，从而使扇出线结构100的每条扇出线的阻抗进一步一致减小。这样，扇出线结构的所有扇出线的布线层上。
图2所示为按照本发明一实施例的扇出线结构的扇出线的俯视图，图3是图2所示实施例的扇出线的A-A截面结构示意图。
结合图2和图3所示，扇出线100整体是电导通的，可以用来传导由驱动电路模块至TFT阵列的信号线上的驱动信号。扇出线10包括布线层110和堆叠在布线层110上的附加导电膜130，其中，布线层110的电阻率大于附加导电膜130的电阻率，例如，布线层110可以选择电阻率相对较大的ITO（氧化铟锡）材料制成的ITO布线，附加导电膜130可以选择电阻率相对较小的金属材料（例如铝等）制成的金属布线。在一实施例中，布线层110的电阻率可以为附加导电膜130的电阻率的10倍以上，例如100倍。因此，在布线层110和附加导电膜130同时存在情况下，基本以附加导电膜130来导电，这样，附加导电膜130也可以理解为导电工作层。具体地，布线层110和附加导电膜130的布线方向基本相同。需要说明的是，附加导电膜130嵌置在布线层110的表面的情形，也可以理解为附加导电膜130设置在布线层110之上。
继续如图2和图3所示，分段设置的附加导电膜130中，附加导电膜130a和附加导电膜130b之间即对应为未设置附加导电膜的区段131。并且，在对应未设置附加导电膜的区段131处，附加导电膜130a与附加导电膜130b二者自身之间是不能够导电的，必须借助区段131对应的部分布线层110来导电；未设置附加导电膜的区段131的长度为L时，由于长度为L的布线层110的电阻明显大于长度为L的附加导电膜130的电阻，这样，区段131的扇出线部分的阻抗将明显增加，扇出线10的电阻也增加。
需要说明的是，未设置附加导电膜的区段在连续设置的附加导电膜的情形下也是存在的，例如，将附加导电膜130a与附加导电膜130b接合在一起设置，附加导电膜之外的区段即为未设置附加导电膜的区段。
在扇出线100导电工作时，附加导电膜130a和130b对应的区段基本以附加导电膜130a和130b导电（因为其电阻率相对小），未设置附加导电膜的区段131则完全以布线层110进行导电。区段131的长度L不同时，区段131对应的布线层110的电阻也不同，因此，扇出线100的整体电阻或阻抗大小也不同。未设置附加导电膜的区段131的长度L越长，扇出线100的阻抗越大。
在一实施例中，布线层110的宽度大于附加导电膜130的宽度（如图1所示），在又一替换实施例中，布线层110的宽度可以基本等于附加导电膜130的宽度。同一布线层110的分段的附加导电膜130a和附加导电膜130b，它们的厚度和宽度设置为相同；不同布线层110的附加导电膜130，它们的厚度和宽度也可以设置为相同。
在又一实施例中，附加导电膜130也可以选择与布线层110相同的材料制成，这样，在对应设置有附加导电膜130的区段，导电截面积（附加导电膜130与布线层110的截面积之和）增加，其对应的阻抗也下降，从而也可以通过设置有附加导电膜130的长度、宽度和/或高度来调节扇出线100的阻抗。
以上实施例的扇出线结构可以实现阻抗均匀一致，因此，应用该扇出线结构形成显示面板时，其显示效果可以得到提高。并且，在该扇出线结构的扇出线并不是采用绕线方式，不需要额外增加扇出线结构所需的扇出区的宽度，非常适合应用于窄边框显示器中。
图4至图10示意按照本发明一实施例的制备方法来制备扇出线结构的过程示意图。以下结合图4至图10来说明制备图1所示实施例的扇出线结构，其中以某一条扇出线来示例说明的，应当理解，在其他扇出线的未设置附加导电膜的区段长度L确定的情况下，其他扇出线也可以同步地构图制备形成。
首先，如图4所示，在玻璃衬底90上沉积形成第一导电层110’，其用于构图形成布线层110，然后在第一导电层110’上沉积形成第二导电层130’，其用于构图形成附加导电膜130。第一导电层110’和第二导电层130’的厚度基本分别可以分别按照欲形成的布线层110和附加导电膜130的厚度来确定。第一导电层110’具体可以但不限于为ITO层，第二导电层130’具体可以但不限于为金属层。
进一步，如图5所示，在第二导电层130’上涂覆光刻胶80。
进一步，如图6所示，采用半色调掩膜板（Halftonemask）对光刻胶80进行曝光，然后显影去胶后形成光刻胶完全保留区域80b、光刻胶半保留区域80c以及光刻胶完全去除区域80a，以上光刻胶完全保留区域80b、光刻胶半保留区域80c以及光刻胶完全去除区域80a是图6中的光刻胶80相对图5中的光刻胶80来定义的。光刻胶半保留区域80c至少用来对应构图形成未设置附加导电膜的区段，其可以根据欲形成的未设置附加导电膜的区段来定义。
进一步，如图7所示，以光刻胶80为掩膜进行刻蚀，也即以光刻胶完全保留区域和光刻胶半保留区域的光刻胶为掩膜对第一导电层110’和附加导电膜130进行刻蚀，从而在玻璃基板90上形成多条包括双层布线的扇出线结构（附加导电膜130此时为连续的）。刻蚀具体可以采用湿法刻蚀完成，刻蚀后进行清洗。
进一步，如图8所示，对光刻胶完全保留区域和光刻胶半保留区域的光刻胶80同时进行灰化处理，由于光刻胶完全保留区域和光刻胶半保留区域的厚度不一致，较薄的光刻胶半保留区域的光刻胶将先被灰化处理掉，从而以暴露光刻胶半保留区域对应的部分布线层130。在光刻胶半保留区域的光刻胶被灰化去除后，灰化过程结束，从而，在布线层130上还会对应光刻胶完全保留区域留下相应的光刻胶80，该光刻胶80在后续的刻蚀过程中可以用作掩膜。光刻胶完全保留区域的厚度大于光刻胶半保留区域的厚度，具体光刻胶半保留区域的厚度为光刻胶完全保留区域的厚度的1/2。
进一步，如图9所示，对暴露的部分附加导电膜130进行刻蚀以形成每条扇出线的分段的附加导电膜130a和130b，同时，每条扇出线的未设置附加导电膜的区段131也形成。在该步骤中，光刻胶80用作掩膜层以保护需要保留的附加导电膜130a和130b。刻蚀具体可以采用湿法刻蚀完成，刻蚀后进行清洗。在对暴露的部分附加导电膜130进行刻蚀的过程中，选择性地刻蚀部分附加导电膜130而不刻蚀布线层110，具体可以通过选择刻蚀溶液等来实现。
进一步，如图10所示，去除光刻胶80、清洗，从而制备形成了包括多条如图1所示的扇出线的扇出线结构。
以上显示面板中的扇出线结构的制备方法过程中，只需要采用一个半色调掩膜板，由一次曝光、一次灰化、两次刻蚀即可制备形成，制备过程简单、成本低。基于以上扇出线结构的制备方法，可以制造相应的显示面板。
应当理解到，扇出线结构的制备方法并不限于以上实施例，在其他实施例中，也可以采用多块掩膜板、多次曝光来制备，例如，对双层扇出线结构的形成采用一掩膜板进行一次曝光，对未设置附加导电膜的区段的形成采用另一掩膜板进行另一次曝光，只是相对工艺复杂。
本发明还提供基于以上图1所示实施例的扇出线结构形成的显示面板实例，其包括驱动电路模块、TFT阵列以及驱动电路模块和TFT阵列之间的扇出线结构。该显示面板显示效果好。
需要说明的是，以上实施例的扇出线100的布线层110上的附加导电膜130在分段设置时，其也可以按三段或更多段的形式来设置，其具体分段形式不是限制性的，通过控制附加导电膜130的总长度，即可控制未设置附加导电膜的区段的总长度，从而可以设置每条扇出线100的阻抗。
以上例子主要说明了本发明的扇出线结构、扇出线结构的制备方法以及采用该扇出线结构的显示面板。尽管只对其中一些本发明的实施方式进行了描述，但是本领域普通技术人员应当了解，本发明可以在不偏离其主旨与范围内以许多其他的形式实施。因此，所展示的例子与实施方式被视为示意性的而非限制性的，在不脱离如所附各权利要求所定义的本发明精神及范围的情况下，本发明可能涵盖各种的修改与替换以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (12)

1.一种扇出线结构，其特征在于，包括多条长度不一的扇出线；
每条所述扇出线均包括布线层；
至少部分所述扇出线的所述布线层之上设置有与布线层电连接的附加导电膜；
多条所述扇出线的阻抗相同。
2.根据权利要求1所述的扇出线结构，其特征在于，不同长度的所述布线层的阻抗不同。
3.根据权利要求2所述的扇出线结构，其特征在于，多条所述扇出线中，除长度最短的布线层外，其余多条所述扇出线中的布线层均设置有与布线层电连接的附加导电膜。
4.根据权利要求2所述的扇出线结构，其特征在于，多条所述扇出线中，每条所述布线层均设置有与布线层电连接的附加导电膜。
5.根据权利要求3或4所述的扇出线结构，其特征在于，所述附加导电膜厚度及宽度一致。
6.根据权利要求2所述的扇出线结构，其特征在于，设置有所述附加导电膜的多条扇出线中，设置在不同长度的所述布线层之上的附加导电膜的长度不同。
7.根据权利要求1所述的扇出线结构，其特征在于，所述附加导电膜连续地或分段地设置在所述布线层之上。
8.根据权利要求1所述的扇出线结构，其特征在于，所述附加导电膜材料与所述布线层的材料相同。
9.根据权利要求1所述的扇出线结构，其特征在于，所述附加导电膜材料与所述布线层的材料不同，且附加导电膜材料电阻率小于所述布线层材料的电阻率。
10.一种显示面板，其特征在于，包括驱动电路模块和TFT阵列，以及如权利要求1至9任一项所述的扇出线结构，所述扇出线结构用于连接驱动电路模块与TFT阵列。
11.一种显示面板的制造方法，其特征在于，包括：
提供预设有扇出区的衬底；
在预设的所述扇出区通过沉积形成第一导电层；
在所述第一导电膜表面形成第二导电层；以及
通过刻蚀第一导电层和第二导电层分别形成所述布线层和附加导电膜。
12.根据权利要求11所述的制造方法，其特征在于，通过刻蚀第一导电层和第二导电层分别形成所述布线层和附加导电膜包括：
在所述第二导电层上涂覆光刻胶；
通过半色调掩膜板对所述光刻胶曝光显影，形成光刻胶完全保留区域、光刻胶半保留区域以及光刻胶完全去除区域；
以所述光刻胶完全保留区域和光刻胶半保留区域的光刻胶为掩膜刻蚀所述第一导电层和第二导电层以形成多条布线层；
对所述光刻胶完全保留区域和光刻胶半保留区域的光刻胶同时进行灰化处理以暴露所述光刻胶半保留区域对应的部分第二导电层；
对暴露的所述部分第二导电层进行刻蚀以形成附加导电膜；以及
去除剩余的光刻胶。
CN201610185117.0A 2016-03-29 2016-03-29 扇出线结构、显示面板及其制造方法 Pending CN105679744A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201610185117.0A CN105679744A (zh) 2016-03-29 2016-03-29 扇出线结构、显示面板及其制造方法
PCT/CN2016/087810 WO2017166465A1 (zh) 2016-03-29 2016-06-30 扇出线结构、显示面板及其制造方法
US15/533,693 US20180190541A1 (en) 2016-03-29 2016-06-30 Fan-out line arrangement, display panel and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610185117.0A CN105679744A (zh) 2016-03-29 2016-03-29 扇出线结构、显示面板及其制造方法

Publications (1)

Publication Number Publication Date
CN105679744A true CN105679744A (zh) 2016-06-15

Family

ID=56224296

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610185117.0A Pending CN105679744A (zh) 2016-03-29 2016-03-29 扇出线结构、显示面板及其制造方法

Country Status (3)

Country Link
US (1) US20180190541A1 (zh)
CN (1) CN105679744A (zh)
WO (1) WO2017166465A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106653722A (zh) * 2016-12-12 2017-05-10 厦门天马微电子有限公司 显示面板和显示装置
CN106843590A (zh) * 2017-02-13 2017-06-13 合肥鑫晟光电科技有限公司 一种触摸屏走线结构及其制备方法
CN107065332A (zh) * 2017-02-14 2017-08-18 京东方科技集团股份有限公司 一种扇出线结构、显示面板及其制造方法
WO2017166465A1 (zh) * 2016-03-29 2017-10-05 京东方科技集团股份有限公司 扇出线结构、显示面板及其制造方法
CN107248388A (zh) * 2017-07-03 2017-10-13 京东方科技集团股份有限公司 驱动装置、驱动方法以及显示装置
CN107808864A (zh) * 2017-10-26 2018-03-16 惠科股份有限公司 扇出线结构及其制造方法
WO2020103252A1 (zh) * 2018-11-22 2020-05-28 惠科股份有限公司 基板、显示面板和显示装置
CN111258132A (zh) * 2020-03-31 2020-06-09 深圳市华星光电半导体显示技术有限公司 阵列基板及液晶显示面板
CN113539114A (zh) * 2021-07-30 2021-10-22 惠科股份有限公司 覆晶薄膜和显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629634B1 (en) * 2018-12-05 2020-04-21 Au Optronics Corporation Pixel array substrate

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1512251A (zh) * 2002-12-30 2004-07-14 ���ǵ�����ʽ���� 具有信号线的显示面板及液晶显示器
CN1967803A (zh) * 2005-11-17 2007-05-23 株式会社半导体能源研究所 显示器件及其制造方法
CN102243383A (zh) * 2010-05-10 2011-11-16 瀚宇彩晶股份有限公司 扇出信号线结构及显示面板
CN103022033A (zh) * 2012-12-11 2013-04-03 京东方科技集团股份有限公司 阵列基板、制作方法及显示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105679744A (zh) * 2016-03-29 2016-06-15 京东方科技集团股份有限公司 扇出线结构、显示面板及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1512251A (zh) * 2002-12-30 2004-07-14 ���ǵ�����ʽ���� 具有信号线的显示面板及液晶显示器
CN1967803A (zh) * 2005-11-17 2007-05-23 株式会社半导体能源研究所 显示器件及其制造方法
CN102243383A (zh) * 2010-05-10 2011-11-16 瀚宇彩晶股份有限公司 扇出信号线结构及显示面板
CN103022033A (zh) * 2012-12-11 2013-04-03 京东方科技集团股份有限公司 阵列基板、制作方法及显示装置

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017166465A1 (zh) * 2016-03-29 2017-10-05 京东方科技集团股份有限公司 扇出线结构、显示面板及其制造方法
CN106653722A (zh) * 2016-12-12 2017-05-10 厦门天马微电子有限公司 显示面板和显示装置
CN106843590A (zh) * 2017-02-13 2017-06-13 合肥鑫晟光电科技有限公司 一种触摸屏走线结构及其制备方法
CN106843590B (zh) * 2017-02-13 2021-04-27 合肥鑫晟光电科技有限公司 一种触摸屏走线结构及其制备方法
CN107065332A (zh) * 2017-02-14 2017-08-18 京东方科技集团股份有限公司 一种扇出线结构、显示面板及其制造方法
CN107248388A (zh) * 2017-07-03 2017-10-13 京东方科技集团股份有限公司 驱动装置、驱动方法以及显示装置
CN107248388B (zh) * 2017-07-03 2019-07-16 京东方科技集团股份有限公司 驱动装置、驱动方法以及显示装置
CN107808864A (zh) * 2017-10-26 2018-03-16 惠科股份有限公司 扇出线结构及其制造方法
WO2020103252A1 (zh) * 2018-11-22 2020-05-28 惠科股份有限公司 基板、显示面板和显示装置
CN111258132A (zh) * 2020-03-31 2020-06-09 深圳市华星光电半导体显示技术有限公司 阵列基板及液晶显示面板
CN113539114A (zh) * 2021-07-30 2021-10-22 惠科股份有限公司 覆晶薄膜和显示装置

Also Published As

Publication number Publication date
US20180190541A1 (en) 2018-07-05
WO2017166465A1 (zh) 2017-10-05

Similar Documents

Publication Publication Date Title
CN105679744A (zh) 扇出线结构、显示面板及其制造方法
DE102011077647B4 (de) Dünnschichttransistorsubstrat mit einer widerstandsarmen Busleitungsstruktur und Herstellungsverfahren für dasselbe
JP5777153B2 (ja) アレイ基板のマザーボードの製造方法
CN107424520A (zh) 基板及其制备方法、显示面板、显示装置
DE102004021156B4 (de) Flüssigkristalldisplay und Verfahren zu dessen Herstellung
KR101248005B1 (ko) 어레이 기판 및 그의 제조방법
CN106293210A (zh) 一种触控基板及其制备方法、触控面板、触控显示装置
CN107065332A (zh) 一种扇出线结构、显示面板及其制造方法
CN107104077B (zh) Tft阵列基板的制作方法
US20090141229A1 (en) Liquid crystal display device and manufacturing method of the liquid crystal display device
CN103022033B (zh) 阵列基板、制作方法及显示装置
KR20090125500A (ko) 액정표시장치용 어레이 기판의 제조방법
CN106847836B (zh) Tft基板及其制作方法
DE102015215577A1 (de) Flüssigkristallanzeigefeld und Verfahren zum Herstellen desselben
JP2002148659A (ja) 液晶表示装置
WO2020015070A1 (zh) 阵列基板
CN103779202A (zh) 像素结构及其制作方法和显示面板
CN107123384B (zh) 一种显示基板的测试方法及应用于显示设备的基板
WO2019179339A1 (zh) 阵列基板及其制造方法、显示面板、显示装置
CN107564921A (zh) 显示面板及其制备方法、显示装置
DE102013224637A1 (de) Flüssigkristallanzeigefeld und Verfahren zu seiner Herstellung
CN205488119U (zh) 扇出线结构和显示面板
CN109659322A (zh) 一种阵列基板及其制备方法
CN106406629A (zh) 触控面板及其制作方法、显示装置
JP2005227538A (ja) 大画面および高精細のディスプレイに対応したアレイ基板およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 100015 Jiuxianqiao Road, Beijing, No. 10, No.

Applicant after: BOE Technology Group Co., Ltd.

Applicant after: Hefei Xinsheng Optoelectronic Technology Co., Ltd.

Address before: Beijing economic and Technological Development Zone 100176 Beijing Zelu 9

Applicant before: BOE Technology Group Co., Ltd.

Applicant before: Hefei Xinsheng Optoelectronic Technology Co., Ltd.

COR Change of bibliographic data
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20160615