CN105654992B - Sram的ip地址建立时间的测量电路和方法 - Google Patents

Sram的ip地址建立时间的测量电路和方法 Download PDF

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Abstract

本发明公开了一种SRAM的IP地址建立时间的测量电路，包括相同的第一和二SRAM；第一SRAM的数据和地址输入端都连接地址输入信号，时钟输入端连接第一时钟信号，数据输出端连接到第二SRAM的地址输入端；第二SRAM的数据输入端连接数据输入信号，时钟输入端连接第二时钟信号，数据输出端连接D触发器的D端；D触发器的时钟输入端连接第三时钟信号，Q端输出数据输出信号。利用第一和二时钟信号测量出包括SRAM延时的IP地址建立时间测量值；利用第二和第三时钟信号测量出SRAM延时；最后相减得到IP地址建立时间。本发明还公开了一种SRAM的IP地址建立时间的测量方法。本发明能提高测量的准确性。

Description

SRAM的IP地址建立时间的测量电路和方法
技术领域
本发明涉及半导体集成电路设计领域，特别是涉及一种SRAM的IP地址建立时间的测量电路，本发明还涉及一种SRAM的IP地址建立时间的测量方法。
背景技术
如图1所示，是现有SRAM的IP地址建立时间的测量电路图；现有SRAM的IP地址建立时间的测量电路包括：
被测试的静态随机存储器(SRAM)101，数据输入信号D通过组合逻辑电路(Combinational Logic)102a连接到SRAM101的数据输入端即D端，地址输入信号A通过组合逻辑电路102b输入到D触发器(DFF)103a的D端，D触发器103a的Q端连接到SRAM101的地址输入端即A端；SRAM101的数据输出端即Q端连接到D触发器103b的D端，D触发器103b的Q端输出数据输出信号DOUT。
时钟信号CLKI连接到D触发器103a的时钟输入端，时钟信号CLKM连接到SRAM101的时钟输入端即CLK端，时钟信号CLKO连接到D触发器103b的时钟输入端。
进行IP地址建立时间的测试时采用如下方法：
首先，利用时钟信号CLKI和CLKM的设置测量得到IP地址建立时间测量值Tas(testing)。
其次、地址输入信号A输入到SRAM101的A端的路径中还包括延时路径，该延时路径为D触发器103a，D触发器103a会产生Tdelay的延时，故需要将测量值Tas(testing)减去该延时才能得到IP地址建立时间实际值Tas，公式为：
Tas＝Tas(testing)–Tdelay。
上述公式中，Tdelay无法准确计算，原因为：各位地址的DFF输出负载不同；数字流程报出的Tdelay不够精确。这样使得最后测得的Tas也不准确。
发明内容
本发明所要解决的技术问题是提供一种SRAM的IP地址建立时间的测量电路，能提高SRAM的IP地址建立时间测量的准确性。为此，本发明还提供一种SRAM的IP地址建立时间的测量方法。
为解决上述技术问题，本发明提供的SRAM的IP地址建立时间的测量电路包括：第一SRAM和第二SRAM，所述第二SRAM为被测试SRAM，所述第一SRAM的结构和所述第二SRAM相同。
所述第一SRAM的数据输入端和地址输入端都连接地址输入信号，所述第一SRAM的时钟输入端连接第一时钟信号，所述第一SRAM的数据输出端连接到所述第二SRAM的地址输入端。
所述第二SRAM的数据输入端连接数据输入信号，所述第二SRAM的时钟输入端连接第二时钟信号，所述第二SRAM的数据输出端连接D触发器的D端。
所述D触发器的时钟输入端连接第三时钟信号，所述D触发器的Q端输出数据输出信号。
利用所述第一时钟信号和所述第二时钟信号测量出所述地址输入信号从所述第一SRAM的地址输入端到所述第二SRAM的地址输入端的第一SRAM延时和IP地址建立时间的和。
利用所述第二时钟信号和所述第三时钟信号测量出第二SRAM延时。
利用所述第一SRAM和所述第二SRAM的结构相同而使所述第一SRAM延时和所述第二SRAM延时相同的特征将所述第一SRAM延时和所述IP地址建立时间的和减去所述第二SRAM延时得到所述IP地址建立时间。
进一步的改进是，在版图上所述第一SRAM和所述第二SRAM靠近放置。
进一步的改进是，测量所述第一SRAM延时和所述IP地址建立时间的和包括如下步骤：
所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号都保持为低电平。
加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址输入端。
加入所述第二时钟信号，采用逐步逼近的方法设置所述第二时钟信号的第一个上升沿位置，使所述第二时钟信号的第一个上升沿位置在能保证使所述第二SRAM的数据输出端输出所述数据输入信号的值的条件下使所述第二时钟信号的第一个上升沿和所述第一时钟信号的第一个上升沿之间的时间差最小，取该最小的时间差为所述第一SRAM延时和所述IP地址建立时间的和。
进一步的改进是，测量所述第二SRAM延时包括如下步骤：
所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号都保持为低电平。
加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址输入端。
加入所述第二时钟信号，所述第二时钟信号的第一个上升沿位置能保证使所述第二SRAM的数据输出端输出所述数据输入信号的值。
加入所述第三时钟信号，采用逐步逼近的方法设置所述第三时钟信号的第一个上升沿位置，使所述第三时钟信号的第一个上升沿位置在能保证使所述数据输出信号切换为所述数据输入信号的值的条件下使所述第三时钟信号的第一个上升沿和所述第二时钟信号的第一个上升沿之间的时间差最小，取该最小的时间差为所述第二SRAM延时。
为解决上述技术问题，本发明提供的SRAM的IP地址建立时间的测量方法包括如下步骤：
步骤一、设置测量电路，所述测量电路包括第一SRAM和第二SRAM，所述第二SRAM为被测试SRAM，所述第一SRAM的结构和所述第二SRAM相同。
所述第一SRAM的数据输入端和地址输入端都连接地址输入信号，所述第一SRAM的时钟输入端连接第一时钟信号，所述第一SRAM的数据输出端连接到所述第二SRAM的地址输入端。
所述第二SRAM的数据输入端连接数据输入信号，所述第二SRAM的时钟输入端连接第二时钟信号，所述第二SRAM的数据输出端连接D触发器的D端。
所述D触发器的时钟输入端连接第三时钟信号，所述D触发器的Q端输出数据输出信号。
步骤二、利用所述第一时钟信号和所述第二时钟信号测量出所述地址输入信号从所述第一SRAM的地址输入端到所述第二SRAM的地址输入端的第一SRAM延时和IP地址建立时间的和。
步骤三、利用所述第二时钟信号和所述第三时钟信号测量出第二SRAM延时。
步骤四、利用所述第一SRAM和所述第二SRAM的结构相同而使所述第一SRAM延时和所述第二SRAM延时相同的特征将所述第一SRAM延时和所述IP地址建立时间的和减去所述第二SRAM延时得到所述IP地址建立时间。
本发明采用和被测SRAM即第二SRAM结构相同的SRAM即第一SRAM作为被测SRAM的地址输入端的延伸路径，由于包括延伸路径的延时和IP地址建立时间的和能够通过对连接到两个SRAM的时钟输入端的时钟信号的设置而准确测量出来，而延伸路径的延时则通过对被测SRAM和输出端的D触发器的时钟输入端的时钟信号的设置而间接的准确测量出来，两个准确测量值相减后即能得到IP地址建立时间的准确值，相对于现有技术中D触发器的延时测量不准确的情形，本发明能提高IP地址建立时间的测量准确性。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有SRAM的IP地址建立时间的测量电路图；
图2是本发明实施例SRAM的IP地址建立时间的测量电路；
图3是图2版图；
图4是本发明实施例方法中各信号曲线图。
具体实施方式
如图2所示，是本发明实施例SRAM的IP地址建立时间的测量电路；本发明实施例SRAM的IP地址建立时间的测量电路包括：第一SRAM1和第二SRAM2，所述第二SRAM2为被测试SRAM，所述第一SRAM1的结构和所述第二SRAM2相同。
所述第一SRAM1的数据输入端即D1端和地址输入端即Addr in端都连接地址输入信号A，所述第一SRAM1的时钟输入端连接第一时钟信号CKLI，所述第一SRAM1的数据输出端即Q1端连接到所述第二SRAM2的地址输入端即A2端。
所述第二SRAM2的数据输入端即D2端连接数据输入信号D，所述第二SRAM2的时钟输入端连接第二时钟信号CLKM，所述第二SRAM2的数据输出端即Q2端连接D触发器4的D端。
所述D触发器4的时钟输入端连接第三时钟信号CLKO，所述D触发器4的Q端输出数据输出信号DOUT。
利用所述第一时钟信号CKLI和所述第二时钟信号CLKM测量出所述地址输入信号A从所述第一SRAM1的地址输入端到所述第二SRAM2的地址输入端的第一SRAM1延时和IP地址建立时间的和。
利用所述第二时钟信号CLKM和所述第三时钟信号CLKO测量出第二SRAM2延时。
利用所述第一SRAM1和所述第二SRAM2的结构相同而使所述第一SRAM1延时和所述第二SRAM2延时相同的特征将所述第一SRAM1延时和所述IP地址建立时间的和减去所述第二SRAM2延时得到所述IP地址建立时间。
较佳选择为，所述数据输入信号D通过组合逻辑电路3a连接到所述第二SRAM2的数据输入端。
所述地址输入信号A通过组合逻辑电路3b连接到所述第一SRAM1的数据输入端和地址输入端。
如图3所示，是图2版图；在版图上所述第一SRAM1和所述第二SRAM2靠近放置，且两者的输入输出端口即io端口相邻，io端口包括上述的数据输入端、地址输入端和时钟输入端。逻辑电路201包括了上述的组合逻辑电路3a和3b以及D触发器4。
如图4所示，是本发明实施例方法中各信号曲线图，其中Addr In对应于Addr In端信号曲线，CKLI对应于第一时钟信号CKLI的曲线，Q1(A2)对应于Q1端或A2端的信号曲线，CKLM对应于第二时钟信号CKLM的曲线，Q2对应于Q2端的信号曲线，CKLO对应于第二时钟信号CKLO的曲线。
测量所述第一SRAM1延时和所述IP地址建立时间的和，包括如下步骤：
所述地址输入信号A和所述数据输入信号D都有效，所述第一时钟信号CKLI、所述第二时钟信号CLKM和所述第三时钟信号CLKO都保持为低电平。
加入所述第一时钟信号CKLI，在所述第一时钟信号CKLI的第一个上升沿处所述地址输入信号A输入到所述第一SRAM1中并经过所述第一SRAM1延时后输入到所述第二SRAM2的地址输入端。
加入所述第二时钟信号CLKM，采用逐步逼近的方法设置所述第二时钟信号CLKM的第一个上升沿位置，使所述第二时钟信号CLKM的第一个上升沿位置在能保证使所述第二SRAM2的数据输出端输出所述数据输入信号D的值的条件下使所述第二时钟信号CLKM的第一个上升沿和所述第一时钟信号CKLI的第一个上升沿之间的时间差最小，取该最小的时间差为所述第一SRAM1延时和所述IP地址建立时间的和。也即当所述第二时钟信号CLKM的第一个上升沿位置能使所述第二SRAM2的数据输出端输出所述数据输入信号D的值时，则说明所述第二时钟信号CLKM的第一个上升沿之前已经具有的足够的IP地址建立时间；而逐次逼近使所述第二时钟信号CLKM的第一个上升沿和所述第一时钟信号CKLI的第一个上升沿之间的时间差最小时则能够得到没有裕量的IP地址建立时间。
如图4中所示，Tas(testing)为最终测量得到的所述第一SRAM1延时和所述IP地址建立时间的和也即为包括了延时的IP地址建立时间测量值，该值为经过多次逐次逼近后得到的所述第二时钟信号CLKM的第一个上升沿和所述第一时钟信号CKLI的第一个上升沿之间的时间差。
测量所述第二SRAM2延时包括如下步骤：
所述地址输入信号A和所述数据输入信号D都有效，所述第一时钟信号CKLI、所述第二时钟信号CLKM和所述第三时钟信号CLKO都保持为低电平。
加入所述第一时钟信号CKLI，在所述第一时钟信号CKLI的第一个上升沿处所述地址输入信号A输入到所述第一SRAM1中并经过所述第一SRAM1延时后输入到所述第二SRAM2的地址输入端。
加入所述第二时钟信号CLKM，所述第二时钟信号CLKM的第一个上升沿位置能保证使所述第二SRAM2的数据输出端输出所述数据输入信号D的值。
加入所述第三时钟信号CLKO，采用逐步逼近的方法设置所述第三时钟信号CLKO的第一个上升沿位置，使所述第三时钟信号CLKO的第一个上升沿位置在能保证使所述数据输出信号DOUT切换为所述数据输入信号D的值的条件下使所述第三时钟信号CLKO的第一个上升沿和所述第二时钟信号CLKM的第一个上升沿之间的时间差最小，取该最小的时间差为所述第二SRAM2延时。也即当所述第三时钟信号CLKO的第一个上升沿位置能保证使所述数据输出信号DOUT切换为所述数据输入信号D的值时，说明所述第三时钟信号CLKO的第一个上升沿和所述第二时钟信号CLKM的第一个上升沿之间的时间差为大于等于所述第二SRAM2延时；而逐次逼近使使所述第三时钟信号CLKO的第一个上升沿和所述第二时钟信号CLKM的第一个上升沿之间的时间差最小时则能够得到没有裕量的所述第二SRAM2延时。
如图4中所示，Tacc为最终测量得到的所述第二SRAM2延时，该值为经过多次逐次逼近后得到的所述第三时钟信号CLKO的第一个上升沿和所述第二时钟信号CLKM的第一个上升沿之间的时间差。而由于所述第一SRAM1和所述第二SRAM2的结构相同，故所述第一SRAM1延时也为Tacc。最后将Tas(testing)减去Tacc后即得到IP地址建立时间实际值即Tas。
本发明实施例SRAM的IP地址建立时间的测量方法包括如下步骤：
步骤一、如图2所示，设置测量电路，所述测量电路包括第一SRAM1和第二SRAM2，所述第二SRAM2为被测试SRAM，所述第一SRAM1的结构和所述第二SRAM2相同。
所述第一SRAM1的数据输入端和地址输入端都连接地址输入信号A，所述第一SRAM1的时钟输入端连接第一时钟信号CKLI，所述第一SRAM1的数据输出端连接到所述第二SRAM2的地址输入端。
所述第二SRAM2的数据输入端连接数据输入信号D，所述第二SRAM2的时钟输入端连接第二时钟信号CLKM，所述第二SRAM2的数据输出端连接D触发器4的D端。
所述D触发器4的时钟输入端连接第三时钟信号CLKO，所述D触发器4的Q端输出数据输出信号DOUT。
较佳选择为，所述数据输入信号D通过组合逻辑电路3a连接到所述第二SRAM2的数据输入端。
所述地址输入信号A通过组合逻辑电路3b连接到所述第一SRAM1的数据输入端和地址输入端。
如图3所示，是图2版图；在版图上所述第一SRAM1和所述第二SRAM2靠近放置，且两者的输入输出端口即io端口相邻，io端口包括上述的数据输入端、地址输入端和时钟输入端。逻辑电路201包括了上述的组合逻辑电路3a和3b以及D触发器4。
步骤二、利用所述第一时钟信号CKLI和所述第二时钟信号CLKM测量出所述地址输入信号A从所述第一SRAM1的地址输入端到所述第二SRAM2的地址输入端的第一SRAM1延时和IP地址建立时间的和；
步骤三、利用所述第二时钟信号CLKM和所述第三时钟信号CLKO测量出第二SRAM2延时；
步骤四、利用所述第一SRAM1和所述第二SRAM2的结构相同而使所述第一SRAM1延时和所述第二SRAM2延时相同的特征将所述第一SRAM1延时和所述IP地址建立时间的和减去所述第二SRAM2延时得到所述IP地址建立时间。
步骤二包括如下分步骤：
步骤21、所述地址输入信号A和所述数据输入信号D都有效，所述第一时钟信号CKLI、所述第二时钟信号CLKM和所述第三时钟信号CLKO都保持为低电平。
步骤22、加入所述第一时钟信号CKLI，在所述第一时钟信号CKLI的第一个上升沿处所述地址输入信号A输入到所述第一SRAM1中并经过所述第一SRAM1延时后输入到所述第二SRAM2的地址输入端。
步骤23、加入所述第二时钟信号CLKM，采用逐步逼近的方法设置所述第二时钟信号CLKM的第一个上升沿位置，使所述第二时钟信号CLKM的第一个上升沿位置在能保证使所述第二SRAM2的数据输出端输出所述数据输入信号D的值的条件下使所述第二时钟信号CLKM的第一个上升沿和所述第一时钟信号CKLI的第一个上升沿之间的时间差最小，取该最小的时间差为所述第一SRAM1延时和所述IP地址建立时间的和。也即当所述第二时钟信号CLKM的第一个上升沿位置能使所述第二SRAM2的数据输出端输出所述数据输入信号D的值时，则说明所述第二时钟信号CLKM的第一个上升沿之前已经具有的足够的IP地址建立时间；而逐次逼近使所述第二时钟信号CLKM的第一个上升沿和所述第一时钟信号CKLI的第一个上升沿之间的时间差最小时则能够得到没有裕量的IP地址建立时间。
如图4中所示，Tas(testing)为最终测量得到的所述第一SRAM1延时和所述IP地址建立时间的和，该值为经过多次逐次逼近后得到的所述第二时钟信号CLKM的第一个上升沿和所述第一时钟信号CKLI的第一个上升沿之间的时间差。
步骤三包括如下分步骤：
步骤31、所述地址输入信号A和所述数据输入信号D都有效，所述第一时钟信号CKLI、所述第二时钟信号CLKM和所述第三时钟信号CLKO都保持为低电平。
步骤32、加入所述第一时钟信号CKLI，在所述第一时钟信号CKLI的第一个上升沿处所述地址输入信号A输入到所述第一SRAM1中并经过所述第一SRAM1延时后输入到所述第二SRAM2的地址输入端。
步骤33、加入所述第二时钟信号CLKM，所述第二时钟信号CLKM的第一个上升沿位置能保证使所述第二SRAM2的数据输出端输出所述数据输入信号D的值。
步骤34、加入所述第三时钟信号CLKO，采用逐步逼近的方法设置所述第三时钟信号CLKO的第一个上升沿位置，使所述第三时钟信号CLKO的第一个上升沿位置在能保证使所述数据输出信号DOUT切换为所述数据输入信号D的值的条件下使所述第三时钟信号CLKO的第一个上升沿和所述第二时钟信号CLKM的第一个上升沿之间的时间差最小，取该最小的时间差为所述第二SRAM2延时。也即当所述第三时钟信号CLKO的第一个上升沿位置能保证使所述数据输出信号DOUT切换为所述数据输入信号D的值时，说明所述第三时钟信号CLKO的第一个上升沿和所述第二时钟信号CLKM的第一个上升沿之间的时间差为大于等于所述第二SRAM2延时；而逐次逼近使使所述第三时钟信号CLKO的第一个上升沿和所述第二时钟信号CLKM的第一个上升沿之间的时间差最小时则能够得到没有裕量的所述第二SRAM2延时。
如图4中所示，Tacc为最终测量得到的所述第二SRAM2延时，该值为经过多次逐次逼近后得到的所述第三时钟信号CLKO的第一个上升沿和所述第二时钟信号CLKM的第一个上升沿之间的时间差。而由于所述第一SRAM1和所述第二SRAM2的结构相同，故所述第一SRAM1延时也为Tacc。最后将Tas(testing)减去Tacc后即得到IP地址建立时间实际值即Tas。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (8)

1.一种SRAM的IP地址建立时间的测量电路，其特征在于，包括：第一SRAM和第二SRAM，所述第二SRAM为被测试SRAM，所述第一SRAM的结构和所述第二SRAM相同；
所述第一SRAM的数据输入端和地址输入端都连接地址输入信号，所述第一SRAM的时钟输入端连接第一时钟信号，所述第一SRAM的数据输出端连接到所述第二SRAM的地址输入端；
所述第二SRAM的数据输入端连接数据输入信号，所述第二SRAM的时钟输入端连接第二时钟信号，所述第二SRAM的数据输出端连接D触发器的D端；
所述D触发器的时钟输入端连接第三时钟信号，所述D触发器的Q端输出数据输出信号；
利用所述第一时钟信号和所述第二时钟信号测量出所述地址输入信号从所述第一SRAM的地址输入端到所述第二SRAM的地址输入端的第一SRAM延时和IP地址建立时间的和；
利用所述第二时钟信号和所述第三时钟信号测量出第二SRAM延时；
利用所述第一SRAM和所述第二SRAM的结构相同而使所述第一SRAM延时和所述第二SRAM延时相同的特征将所述第一SRAM延时和所述IP地址建立时间的和减去所述第二SRAM延时得到所述IP地址建立时间；
测量所述第一SRAM延时和所述IP地址建立时间的和包括如下步骤：
所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号都保持为低电平；
加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址输入端；
加入所述第二时钟信号，采用逐步逼近的方法设置所述第二时钟信号的第一个上升沿位置，使所述第二时钟信号的第一个上升沿位置在能保证使所述第二SRAM的数据输出端输出所述数据输入信号的值的条件下使所述第二时钟信号的第一个上升沿和所述第一时钟信号的第一个上升沿之间的时间差最小，取最小的时间差为所述第一SRAM延时和所述IP地址建立时间的和；
测量所述第二SRAM延时包括如下步骤：
所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号都保持为低电平；
加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址输入端；
加入所述第二时钟信号，所述第二时钟信号的第一个上升沿位置能保证使所述第二SRAM的数据输出端输出所述数据输入信号的值；
加入所述第三时钟信号，采用逐步逼近的方法设置所述第三时钟信号的第一个上升沿位置，使所述第三时钟信号的第一个上升沿位置在能保证使所述数据输出信号切换为所述数据输入信号的值的条件下使所述第三时钟信号的第一个上升沿和所述第二时钟信号的第一个上升沿之间的时间差最小，取最小的时间差为所述第二SRAM延时。
2.如权利要求1所述的SRAM的IP地址建立时间的测量电路，其特征在于：所述数据输入信号通过组合逻辑电路连接到所述第二SRAM的数据输入端。
3.如权利要求1所述的SRAM的IP地址建立时间的测量电路，其特征在于：所述地址输入信号通过组合逻辑电路连接到所述第一SRAM的数据输入端和地址输入端。
4.如权利要求1所述的SRAM的IP地址建立时间的测量电路，其特征在于：在版图上所述第一SRAM和所述第二SRAM靠近放置。
5.一种SRAM的IP地址建立时间的测量方法，其特征在于，包括如下步骤：
步骤一、设置测量电路，所述测量电路包括第一SRAM和第二SRAM，所述第二SRAM为被测试SRAM，所述第一SRAM的结构和所述第二SRAM相同；
所述第一SRAM的数据输入端和地址输入端都连接地址输入信号，所述第一SRAM的时钟输入端连接第一时钟信号，所述第一SRAM的数据输出端连接到所述第二SRAM的地址输入端；
所述第二SRAM的数据输入端连接数据输入信号，所述第二SRAM的时钟输入端连接第二时钟信号，所述第二SRAM的数据输出端连接D触发器的D端；
所述D触发器的时钟输入端连接第三时钟信号，所述D触发器的Q端输出数据输出信号；
步骤二、利用所述第一时钟信号和所述第二时钟信号测量出所述地址输入信号从所述第一SRAM的地址输入端到所述第二SRAM的地址输入端的第一SRAM延时和IP地址建立时间的和；
步骤二包括如下分步骤：
步骤21、所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号都保持为低电平；
步骤22、加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址输入端；
步骤23、加入所述第二时钟信号，采用逐步逼近的方法设置所述第二时钟信号的第一个上升沿位置，使所述第二时钟信号的第一个上升沿位置在能保证使所述第二SRAM的数据输出端输出所述数据输入信号的值的条件下使所述第二时钟信号的第一个上升沿和所述第一时钟信号的第一个上升沿之间的时间差最小，取最小的时间差为所述第一SRAM延时和所述IP地址建立时间的和；
步骤三、利用所述第二时钟信号和所述第三时钟信号测量出第二SRAM延时；
步骤三包括如下分步骤：
步骤31、所述地址输入信号和所述数据输入信号都有效，所述第一时钟信号、所述第二时钟信号和所述第三时钟信号都保持为低电平；
步骤32、加入所述第一时钟信号，在所述第一时钟信号的第一个上升沿处所述地址输入信号输入到所述第一SRAM中并经过所述第一SRAM延时后输入到所述第二SRAM的地址输入端；
步骤33、加入所述第二时钟信号，所述第二时钟信号的第一个上升沿位置能保证使所述第二SRAM的数据输出端输出所述数据输入信号的值；
步骤34、加入所述第三时钟信号，采用逐步逼近的方法设置所述第三时钟信号的第一个上升沿位置，使所述第三时钟信号的第一个上升沿位置在能保证使所述数据输出信号切换为所述数据输入信号的值的条件下使所述第三时钟信号的第一个上升沿和所述第二时钟信号的第一个上升沿之间的时间差最小，取最小的时间差为所述第二SRAM延时；
步骤四、利用所述第一SRAM和所述第二SRAM的结构相同而使所述第一SRAM延时和所述第二SRAM延时相同的特征将所述第一SRAM延时和所述IP地址建立时间的和减去所述第二SRAM延时得到所述IP地址建立时间。
6.如权利要求5所述的SRAM的IP地址建立时间的测量方法，其特征在于：所述数据输入信号通过组合逻辑电路连接到所述第二SRAM的数据输入端。
7.如权利要求5所述的SRAM的IP地址建立时间的测量方法，其特征在于：所述地址输入信号通过组合逻辑电路连接到所述第一SRAM的数据输入端和地址输入端。
8.如权利要求5所述的SRAM的IP地址建立时间的测量方法，其特征在于：在版图上所述第一SRAM和所述第二SRAM靠近放置。
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