CN105630735A - 一种基于可重构计算阵列的协处理器 - Google Patents
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Abstract
本发明涉及基于可重构计算阵列的协处理器，包括：主控制器，接收外部通用处理器发出的控制信息，再解析所述控制信息，并发出相应的配置指令，所述配置指令包括传输参数与算法参数；重构控制器，根据所述配置指令中的算法参数，发出配置信息，所述配置信息包括用于选择和组织运算核心单元中的逻辑算法的执行信号与内部网络选通信号；运算核心单元，接收所述配置信息，根据配置信息完成复乘、复加、实乘等基本运算；DMA单元，接收所述配置指令的传输参数，进行外部DDR与内部存储模块、主控制器间的数据搬运。有益效果为：该协处理器计算性能好、面积消耗小。
Description
技术领域
本发明涉及可重构计算阵列的协处理器。
背景技术
随着科学技术的进步，人们对计算性能的要求越来越高，高性能信号处理广泛应用于图像处理、科学计算以及工业控制等领域。另外，这些包含高级信号处理技术和密集计算工作的高性能信号处理应用领域对于***的实时性和通用性的要求也在逐年提高，对计算***的计算要求也越来越高。
现有的通用处理器，包括CPU（CentralProcessingUnit，中央处理器）和DSP(DigitalSignalProcessing,数字信号处理)，也可以完成高性能信号处理算法的实现，但是依然存在以下问题：通用处理器为了实现通用性，结构较为复杂，用于浮点矩阵运算需要付出较大的功耗和面积代价，另外通用处理器基于指令流执行任务的特点使得其在密集型算法实现上消耗过长的时间。
随着半导体制造技术的发展，FPGA逻辑容量大大提升也使得大型数字电路***可以映射在单片的FPGA芯片上，但FPGA基于查找表（LookUpTable,LUT）的实现方式决定了它的芯片面积相比于专用集成电路（ApplicationSpecificIntegratedCircuit,ASIC）要大得多。
另一种提高计算性能的设计思路是针对特定的算法设计专用加速硬件模块，例如专用的FFT模块，矩阵求逆模块以及滤波运算模块等，但在一个***中集成过多的加速模块无疑会加大硬件资源以及面积开销。
发明内容
本发明的目的在于提供一种基于可重构硬件的协处理器，使用固定的硬件运算资源，通过配置信息的改变可实现不同算法的加速。为实现上述目的，本发明的协处理器包括
主控制器，接收外部通用处理器发出的控制信息，再解析所述控制信息，并发出相应的配置指令，所述配置指令包括传输参数与算法参数；
重构控制器，根据所述配置指令中的算法参数，发出配置信息，所述配置信息包括用于选择和组织运算核心单元中的逻辑算法的执行信号与内部网络选通信号；
运算核心单元，接收所述配置信息，根据配置信息完成复乘、复加、实乘的基本运算；
DMA单元，接收所述配置指令的传输参数，进行外部DDR与内部存储模块、主控制器间的数据搬运。
所述可重构协处理器的进一步设计在于，所述传输参数包括数据传输点数，数据传输起始地址，数据传输方向以及数据搬运方式；所述算法参数包括运算类型和运算点数。
所述可重构协处理器的进一步设计在于，所述运算核心单元包括可重构计算阵列。
所述可重构协处理器的进一步设计在于，所述可重构计算阵列由粗粒度的运算阵列组成，集成有六个可重构处理单元，可重构计算阵列能够实现可重构处理单元内部重构以及可重构处理单元间重构。
所述可重构协处理器的进一步设计在于，所述运算核心单元还包含若干个多路选择器以及输入输出寄存器，所述多路选择器、输入输出寄存器分别与可重构计算阵列通信连接。
所述可重构协处理器的进一步设计在于，配置信息中包括运算类型与运算数据。
所述可重构协处理器的进一步设计在于，还包括AXI接口，所述AXI接口用于将主控制器与外部通用处理器相连；
所述可重构协处理器的进一步设计在于，还包括存储模块，用于接收运算核心单元、主控制器的数据并存储。
所述可重构协处理器的进一步设计在于，主控制器中包括
设备配置寄存器，用于存储可重构处理核的工作方式，有主模式，从模式，调试模式，中断模式和查询模式；
运算配置寄存器，用于存储所述算法参数，包括运算类型，运算点数，数据数据传输起始地址；
状态寄存器，用于存储可重构协处理器的状态。
所述可重构协处理器的进一步设计在于，重构控制器包含重构状态机单元、重寄存器单元以及算法子控制器，算法子控制器包括FFT控制器、FIR控制器、相关控制器、加法控制器、乘法控制器、点乘控制器、共轭控制器、转置控制器、协方差控制器、除法控制器、复数求模控制器、定浮转换控制器以及矩阵求逆控制器。
本发明的优点如下：
1）计算性能好；相比于DSP基于指令流的体系结构，该协处理器基于配置流的结构能达到更高的效率，在主控制器接收到外部配置之后，会根据配置信息重新组织可重构计算阵列之间的互连方式。针对于计算阵列的规模，此***中对支持的各个子算法也做了优化处理，达到了最优的性能。
2）面积消耗小；完成同样的功能，基于查找表的FPGA实现面积要比专用集成电路采用硬接线的实现要大得多，在面积要求非常严苛的芯片设计领域，协处理器的存在方式具有很大的面积优势。
附图说明
图1为本发明的可重构计算阵列的协处理器整体架构示意图。
图2为可重构计算阵列的协处理器的工作流程示意图。
图3为可重构计算阵列的协处理器的模块示意图。
图4为可重构计算阵列的示意图。
具体实施方式
下面结合本发明实施例中的附图，对本发明的基于可重构计算阵列的协处理器进行详细的描述。
如图1，协处理器主要由主控制器、重构控制器、运算核心单元以及DMA单元组成。主控制器，接收外部通用处理器发出的控制信息，再解析控制信息，并发出相应的配置指令。重构控制器，根据主控制器发出的所述配置指令，发出配置信息，所述配置信息用于选择和组织运算核心单元中的逻辑算法以及改变运算核心单元的互联网络选通方式。运算核心单元，接收所述配置信息，根据配置信息完成复乘、复加、实乘等基本运算。DMA单元，接收所述配置信息，进行外部DDR与内部存储模块、主控制器间的数据搬运。
该基于可重构计算阵列的协处理器启动需要外部通用处理器配置。控制信息由AXI接口传入，存储在主控制器的寄存器中。主控制器中包括设备配置寄存器，运算配置寄存器，状态寄存器和中断异常寄存器，上述寄存器组用于接收配置信息和表征***状态的信息。
主控制器对配置信息进行解析，设备配置寄存器中包含了可重构处理核的工作方式，有主模式，从模式，调试模式，中断模式以及查询模式。
进一步的，运算配置寄存器中包含了所需完成具体算法的各个参数，该参数包括运算类型，运算点数，数据数据传输起始地址等。状态寄存器开放可读，标志着该处理器核工作在何种模式，是否接受有效配置信息，是否忙碌，是否发生中断等状态。外部通用处理器可以读取协处理器状态寄存器的参数，以决定下一步输出给主控制器的控制信息。
如图2所示，协处理器初始化之后，通用处理器通过AXI接口向协处理器发送控制信息，在主控制器接收并确认控制信息有效之后，对控制信息进行解析分别传递至重构控制器以及DMA。
重构控制器是执行算法控制及运行的主要模块，主控制器发送至重构控制器的配置指令中的算法参数，算法参数包括运算类型和运算点数。重构控制器根据这些信息就能启动相应的算法子控制器。与此同时，DMA也接收到主控制器的配置指令中的传输参数，包括数据传输点数，数据传输起始地址，数据传输方向以及数据搬运方式。运算源数据从DDR搬入以及结果数据的输出都是通过DMA完成，当写入数据完成之后DMA会通知主控制器，用于分配下一步的任务，一条算法的完成也以DMA将结果数据搬运完成结束。当重构控制器完成和DMA搬运源数据完成之后，重构控制器就可以开始运算。
重构控制器包含重构状态机单元、重寄存器单元以及算法子控制器。算法子控制器包括FFT控制器、FIR控制器、相关控制器、加法控制器、乘法控制器、点乘控制器、共轭控制器、转置控制器、协方差控制器、除法控制器、复数求模控制器、定浮转换控制器以及矩阵求逆控制器，参见图3。
重构控制器从主控制器接收配置指令并解析，发出的算法执行信号。该执行信号中还包括对应算法的执行参数。重构控制器根据执行信号选通所需内存、处理单元的复选器，完成数据流选通后启动该算法的子控制器。运算阵列接收到重构控制器的发出的算法执行信号，并根据执行参数开始执行运算操作。在运算完成后将运算结果以及完成信号返回给重构控制器。
各算法子控制器完成运算的核心部分是可重构计算阵列，其结构如图4所示，也即所有的算法子控制器都根据各自的算法需求与最基本的运算阵列相连。不同的算法子控制器所选用的运算阵列也不同，例如FIR子控制器需要使用到包含复数乘法和复数加法的RPE1~RPE4；定浮转换子控制器只需要使用RPE5；较为复杂的矩阵求逆子控制器则要使用RPE1~RPE4以及包含浮点除法的RPE6。
算法子控制器结束运算之后会将完成信号通过重构控制器反馈至主控制器，结果数据通过DMA搬运完成之后也有相应的反馈信号。主控制器接收这两条完成反馈信号之后即当前运算结束，之后该可重构***可接收下一次配置，执行下一个任务。
由上文叙述可见，配置信息对此可重构***的调度可以将独立的子算法组合起来，完成组合运算。其过程如下：首先是子任务的划分，将一个完整的应用划分成若干个先后执行的子任务；而后根据各个子任务生成相应的配置信息存放在指令区中，由于靠后子任务（比如第N+1次）的源数据可能来自于之前任务（第N次）的结果，在处理过程中可将中间结果存放在内部存储器中，这样在第N+1次运算之前就不需从外部输入源数据，只需将第N任务的结果存放地址与第N+1次任务的源地址设为相同即可；最后，在所有子任务完成之后，将结果通过DMA输出至外部DDR中。
基于上述硬件实现，此协处理器的主要功能如下：
1.运算功能可配置，处理点数/参数可配置。
2.支持主、从模式工作方式。
3.支持算法组合的批处理功能。
4.支持乒乓流水处理。
5.小点数数据存储在片内SRAM直接处理；大点数数据存储在DDR中，支持分段读入处理。
6.内置DMA，支持顺序、转置搬数，支持链式和二维DMA。
本发明所述的可重构协处理器，在雷达信号处理方面，相对于目前主流的DSP实现以及FPGA实现有如下优势：
1）计算性能好；相比于DSP基于指令流的体系结构，该设计基于配置流的结构能达到更高的效率，在主控制器接收到外部配置之后，会根据配置信息重新组织可重构计算阵列之间的互连方式。针对于计算阵列的规模，此***中对支持的各个子算法也做了优化处理，达到了最优的性能。
2）面积消耗小；完成同样的功能，基于查找表的FPGA实现面积要比专用集成电路采用硬接线的实现要大得多，在面积要求非常严苛的芯片设计领域，协处理器的存在方式具有很大的面积优势。
Claims (10)
1.一种基于可重构计算阵列的协处理器，其特征在于包括：
主控制器，接收外部通用处理器发出的控制信息，再解析所述控制信息，并发出相应的配置指令，所述配置指令包括传输参数与算法参数；
重构控制器，根据所述配置指令中的算法参数，发出配置信息，所述配置信息包括用于选择和组织运算核心单元中的逻辑算法的执行信号与内部网络选通信号；
运算核心单元，接收所述配置信息，根据配置信息完成复乘、复加、实乘等基本运算；
DMA单元，接收所述配置指令的传输参数，进行外部DDR与内部存储模块、主控制器间的数据搬运。
2.根据权利要求1所述的可重构协处理器，其特征在于所述传输参数包括数据传输点数，数据传输起始地址，数据传输方向以及数据搬运方式；所述算法参数包括运算类型和运算点数。
3.根据权利要求1所述的可重构协处理器，其特征在于所述运算核心单元包括可重构计算阵列。
4.根据权利要求3所述的可重构协处理器，其特征在于所述可重构计算阵列由粗粒度的运算阵列组成，集成有六个可重构处理单元，可重构计算阵列能够实现可重构处理单元内部重构以及可重构处理单元间重构。
5.根据权利要求3所述的可重构协处理器，其特征在于所述运算核心单元还包含若干个多路选择器以及输入输出寄存器，所述多路选择器、输入输出寄存器分别与可重构计算阵列通信连接。
6.根据权利要求1所述的可重构协处理器，其特征在于配置信息中包括运算类型与运算数据。
7.根据权利要求1所述的可重构协处理器，其特征在于还包括AXI接口，所述AXI接口用于将主控制器与外部通用处理器相连。
8.根据权利要求1所述的可重构协处理器，其特征在于还包括存储模块，用于接收运算核心单元、主控制器的数据并存储。
9.根据权利要求1所述的可重构协处理器，其特征在于主控制器中包括
设备配置寄存器，用于存储可重构处理核的工作方式，有主模式，从模式，调试模式，中断模式和查询模式；
运算配置寄存器，用于存储所述算法参数，包括运算类型，运算点数，数据数据传输起始地址；
状态寄存器，用于表示可重构协处理器的状态。
10.根据权利要求1所述的可重构协处理器，其特征在于重构控制器包含重构状态机单元、重寄存器单元以及算法子控制器，算法子控制器包括FFT控制器、FIR控制器、相关控制器、加法控制器、乘法控制器、点乘控制器、共轭控制器、转置控制器、协方差控制器、除法控制器、复数求模控制器、定浮转换控制器以及矩阵求逆控制器。
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| RJ01 | Rejection of invention patent application after publication |
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