CN101236576B - 一种适用于异质可重构处理器的互联模型 - Google Patents

一种适用于异质可重构处理器的互联模型 Download PDF

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Abstract

本发明属于集成电路设计技术领域，具体为一种适用于异质可重构处理器的互联模型，用于该处理器中各个异质可重构处理核的数据传输与交换。该模型将所有多种异质可重构核的输出进行归一化，然后提供一种最迅速和最大灵活度的互联，通过一定的控制位，使得从一个可重构处理核输出的数据可以在两个时钟周期内输入到任意一个可重构处理核进行处理。

Description

一种适用于异质可重构处理器的互联模型
技术领域
本发明属于集成电路设计技术领域，具体涉及一种互联网络模型，尤其涉及一种适用于异质可重构处理器的互联模型，用于该处理器中各个异质可重构处理核的数据传输与交换。 
背景技术
目前，可重构处理器因为其在通用性、灵活性、高性能等方面的优势，逐渐获得了更加广泛的应用与发展。其中，异质可重构处理器架构由于其中包含了多个不同的处理核，每一个处理核所针对的具体运算也有所差别，因此，它在面积、功耗和特定领域内的针对性上优于同构的可重构处理器。但是，由于异质可重构处理器架构中，每一个可重构处理核的数据宽度、输入输出数据个数都不尽相同，因此将这些可重构处理核之间的数据传输互联网络成为了一个难点。 
目前，互联网络大致有全互联、总线方式、mesh结构、片上网络(NoC，Network onChip)方式等，分别在面积、灵活性以及延时等方面存在一些缺陷。 
发明内容
本发明的目的在于提供了一种适用于异质可重构处理器的互联模型，用于该处理器中各个异质可重构处理核的数据传输与交换。该模型将所有多种异质可重构核的输出进行归一化，然后提供一种最迅速和具有最大灵活程度的互联。 
本发明所提供的互联模型分为两级互联网络(如图1所示)，分别称为全局(global)互联102和本地(local)互联103，104。将不同可重构处理核101的不同宽度的数据进行归一化处理，使用统一的颗粒度进行存储、数据传输与交换105。 
全局互联中分为三部分。第一部分是若干个具有相同数据颗粒大小的存储单元201，用于全局的数据存储和交换数据的暂存，这些存储单元全部使用寄存器；第二部分是从本地输出数据到各存储单元201的多路选择器阵列202，每一个存储单元都可以任意地从本地输出数据204中选择一个进行存储；第三部分是从存储单元到本地输入数据205的多路选择器阵列203，每一个可重构处理核的本地输入数据205都可以任意地选择一个存储单元，取得里面存储的数据。这些选择的数据颗粒度都和存储单元105的数据颗粒度相同。 
本地互联中分为本地输入互联103以及本地输出互联104两种。输入本地互联103使用多路选择器阵列301，为可重构处理核的每一个输入303提供与它的输入数据宽度相匹配的数据。可重构处理核的每一个输入303都可以任意地从本地输入数据304中选择一个与它的输入数据宽度相匹配的数据，然后输入到可重构处理核中进行运算处理；在输出的本地互联104中，将可重构处理核的多个输出403进行合并，重新组织，构建成与全局互联中存储单元105颗粒度大小相同的数据大小，作为该可重构核的本地输出数据402，进入全局互联。 
数据从每一个异质可重构处理核的输出403到全局存储结构105，需要一个时钟周期；从全局存储结构105到每一个异质可重构处理核的输入303，也需要一个时钟周期； 
在每一个时钟周期内，每一个多路选择器所需要的控制信息，均独立来自于外部输入的控制位106，用来控制数据的存储于流向，由此提供一种最迅速和具有最大灵活程度的互联。 
根据异质可重构处理器中可重构处理核个数的多少，以及每个可重构核中输入个数与输出个数的多少，该互联模型的规模与时延也有所变化。 
附图说明
图1为本发明提出的适用于异质可重构处理器的互联模型。； 
图2为本发明提出的互联模型的全局(global)互联结构。 
图3为本发明提出的互联模型的输入本地(local)互联结构。 
图4为本发明提出的互联模型的输出本地(local)互联结构。 
图中标号： 
101为异质可重构处理器架构中的多个可重构处理核单元；102为本发明所提供的全局互联；103为本发明所提供的本地输入互联；104为本发明所提供的本地输出互联；105为全局具有相同数据颗粒大小的存储单元；106为互联控制信息。 
201为全局具有相同数据颗粒大小的存储单元；202为从本地输出数据到各存储单元的多路选择器；203为从存储单元到本地输入数据的多路选择器；204为各个异质可重构处理核的本地输入数据；205为各个异质可重构处理核的本地输出数据。 
301是本地输入互联中的多路选择器；302是可重构处理核K的本地输入数据；303是可重构处理核K的各个输入。 
401是本地输出互联中的输出数据合并、组合单元；402是可重构处理核K的本地输出数据；403是可重构处理核K的各个输出。 
具体实施方式
下面通过互联模型的一个实例进行进一步说明： 
将本发明所提出的互联模型在一个异质可重构处理器架构中进行实例化，用以说明本发明提出的互联模型的规模。该处理器架构中含有四个异质可重构处理核101，其中，可重构处理核A的输入数据个数最大为32个，输出数据个数8个，数据宽度均为16位；可重构处理核B的最大输入个数为16个，输出个数为8个，数据宽度为16位；可重构处理核C的最大输入个数为32个，数据位宽16位，输出数据个数16个，数据位宽8位；可重构处理核D的输入个数为1个，数据位宽1位，输出数据个数6个，数据位宽64位。 
根据架构以及运算数据量的需求，设置全局存储数据105颗粒度为64位，总共有64个全局存储单元；可重构处理核A的本地输入数据205宽度为4*64位，本地输出数据204宽度为2*64位；可重构处理核B的本地输入数据205宽度为4*64位，本地输出数据204宽度为2*64位；可重构处理核C的本地输入数据205宽度为4*64位，本地输出数据204宽度2*64位；可重构处理核D的本地输入数据205宽度为1*64位，本地输出数据204宽度为6*64位。 
根据以上的数据，全局互联中，从本地输出数据204到各存储单元105，共需要64个16选1的多路选择器；从存储单元105到四个可重构处理核的本地输入数据205，共需要13个64选1的多路选择器。在可重构处理核A的本地输入互联103中，共需要32个16选1的多路选择器；在可重构处理核B的本地输入互联103中，共需要16个16选1的多路选择器；在可重构处理核C的本地输入互联103中，共需要32个16选1的多路选择器；在可重构处理核D的本地输入互联103中，共需要1个64选1的多路选择器。 
在以上的实例化中，按照数据从每一个异质可重构处理核的输出403到全局存储结构105，用时一个时钟周期，以及从全局存储结构105到每一个异质可重构处理核的输入303，也用时一个时钟周期这样的设置，本发明所提出的互连网络可以达到150MHz的工作频率。 

Claims (4)

1.一种适用于异质可重构处理器的互联***，其特征在于：分为两级互联网络，分别称为全局互联和本地互联，使用统一的颗粒度进行存储、数据传输与交换；其中：
全局互联中分为三部分，第一部分是若干个具有相同数据颗粒大小的存储单元(201)，用于全局的数据存储和交换数据的暂存，这些存储单元全部使用寄存器；第二部分是从本地输出数据到各存储单元(201)的多路选择器阵列(202)，每一个存储单元都可以任意地从本地输出数据(204)中选择一个进行存储；第三部分是从存储单元到本地输入数据(205)的多路选择器阵列(203)，每一个可重构处理核的本地输入数据(205)都可以任意地选择一个存储单元，取得里面存储的数据；这些选择的数据颗粒度都和存储单元(201)的数据颗粒度相同；
本地互联中分为输入本地互联(103)以及输出本地互联(104)两种，输入本地互联(103)使用多路选择器阵列(301)，为可重构处理核的每一个输入(303)提供与它的输入数据宽度相匹配的数据，可重构处理核的每一个输入(303)都可以任意地从本地输入数据(304)中选择一个与它的输入数据宽度相匹配的数据，然后输入到可重构处理核中进行运算处理；在输出本地互联(104)中，将可重构处理核的多个输出(403)进行合并，重新组织，构建成与全局互联中存储单元(201)颗粒度大小相同的数据大小，作为该可重构处理核的本地输出数据(402)，进入全局互联。
2.根据权利要求1所述的互联***，其特征在于数据从每一个异质可重构处理核的输出到全局存储结构，有一个时钟周期。
3.根据权利要求1所述的互联***，其特征在于数据从全局存储结构到每一个异质可重构处理核的输入，需要一个时钟周期。
4.根据权利要求1所述的互联***，其特征在于所述的使用多路选择器阵列进行的数据选择，均独立受控于外部输入的控制位。 
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