CN105630242A - 移位暂存电路 - Google Patents
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Abstract
一种移位暂存电路具有开关电路、上拉电路、下拉电路与箝制电路。上拉电路电连接至开关电路、下拉电路与箝制电路。开关电路包含第一晶体管、第二晶体管与第三晶体管。第一晶体管的栅极电连接至第二晶体管与第三晶体管。第一晶体管依据第一晶体管的栅极上的导通信号的电位调整控制信号的电位至第一参考电压。第二晶体管依据启动信号拉升导通信号的电位。第三晶体管依据重置信号重置导通信号的电位至第二参考电压。
Description
技术领域
本发明关于一种移位暂存电路，特别是一种应用于内嵌式触控面板的移位暂存电路。
背景技术
在内嵌式(in-cell)触控面板中，内嵌式触控面板在同一块基板上设置有栅极驱动电路以及触控电路，且栅极驱动信号线与触控信号线彼此可能会很接近，因此栅极驱动信号与触控信号会彼此干扰。由于栅极驱动信号的强度较强，经由电容耦合效应，栅极驱动信号往往会造成噪音而干扰触控信号，而降低了触控操作的信噪比(signaltonoiseratio,SNR)。
在传统的作法中，为了避免触控信号被栅极驱动信号所干扰，一般会在使能触控电路时，将移位暂存电路中的几个特定信号拉低至低准位，以避免栅极驱动电路与触控电路同时运作而彼此干扰。但于此同时，如何让栅极驱动电路于触控电路被使能的此期间过后能快速地重新正常运作，则成为工程师在设计移位暂存电路时的一大课题。
发明内容
本发明在于提供一种移位暂存电路，让移位暂存电路在触控电路被使能的此期间过后，能快速地重新正常运作。
本发明所揭露的一种移位暂存电路具有开关电路、上拉电路、下拉电路与箝制电路。上拉电路电连接至开关电路、下拉电路与箝制电路。开关电路包含第一晶体管、第二晶体管与第三晶体管。第一晶体管的栅极电连接至第二晶体管与第三晶体管。第一晶体管依据第一晶体管的栅极上的导通信号的电位调整控制信号的电位至第一参考电压。第二晶体管依据启动信号拉升导通信号的电位。第三晶体管依据重置信号重置导通信号的电位至第二参考电压。上拉电路依据控制信号将输出信号的电位调整为时脉信号的电位。下拉电路依据下拉信号与控制信号将输出信号的电位调整至第二参考电压。箝制电路依据箝制信号将控制信号的电位与输出信号的电位调整至第二参考电压。
综合以上所述，本发明揭露了一种移位暂存电路，通过一开关电路适时地对移位暂存电路中的至少一个特定节点进行充放电，以在拉低移位暂存电路的多个信号时也能让所述的特定节点维持所欲的电压，从而让移位暂存电路在触控电路被使能的此期间过后，能快速地重新正常运作。
以上的关于本揭露内容的说明及以下的实施方式的说明是用以示范与解释本发明的精神与原理，并且提供本发明的专利申请范围更进一步的解释。
附图说明
图1为根据本发明一实施例所绘示的栅极驱动电路的功能方块示意图。
图2为根据本发明图1所绘示的其中一个移位暂存电路的电路示意图。
图3为根据本发明图2所绘示的移位暂存电路的时序示意图。
图4为根据本发明一实施例所绘示的重置信号相对于不同电容值的电容C1的时序示意图。
附图标号说明：
1栅极驱动电路
10_1～10_10移位暂存电路
102开关电路
104下拉电路
106上拉电路
108箝制电路
C1、C2电容
CK(1)～CK(10)时脉信号
G(1)～G(10)栅极驱动信号
K(5)重置信号
LC1、LC2下拉信号
Q(1)、Q(3)、Q(5)、Q(7)控制信号
ST(1)、ST(3)、ST(5)、ST(9)启动信号
T11～T74晶体管
TP_EN触控使能信号
VDD_G第一参考电压
VSS第二参考电压
具体实施方式
以下在实施方式中详细叙述本发明的详细特征以及优点，其内容足以使本领域技术人员了解本发明的技术内容并据以实施，且根据本说明书所揭露的内容、申请专利范围及图式，本领域技术人员可轻易地理解本发明相关的目的及优点。以下的实施例是进一步详细说明本发明的观点，但非以任何观点限制本发明的范畴。
请参照图1，图1为根据本发明一实施例所绘示的栅极驱动电路的功能方块示意图。如图1所示，栅极驱动电路1包含移位暂存电路10_1～10_10。在此实施例中，栅极驱动电路1是采用一传三的结构，因此移位暂存电路10_1、10_3、10_5、10_7、10_9彼此依序串接，而移位暂存电路10_2、10_4、10_6、10_8、10_10彼此依序串接。移位暂存电路10_1依据时脉信号CK(1)与启动信号ST(1)产生栅极驱动信号G(1)，而移位暂存电路10_3依据时脉信号CK(3)与栅极驱动信号G(1)产生栅极驱动信号G(3)。至于移位暂存电路10_2、10_4～10_10的相关作动当可依图1与上述内容类推，于此则不再赘述。移位暂存电路10_1～10_10是以非晶硅(AmorphousSilicon,A-Si)工艺、多晶硅(Poly-Silicon)工艺或低温硅基板(low-temperaturesiliconsubstrate)工艺制成。后续是以此为示范例进行说明，然实际上栅极驱动电路1也可采用一传二的结构，而并不以此为限。
请接着参照图2，图2为根据本发明图1所绘示的其中一个移位暂存电路的电路示意图。在图2所对应的实施例中是以移位暂存电路10_5为例进行介绍，然移位暂存电路10_1～10_4、10_6～10_10具有的结构及作动与移位暂存电路10_5相仿，本领域技术人员当可从本说明书类推而得。移位暂存电路10_5包含开关电路102、下拉电路104、上拉电路106与箝制电路108。上拉电路106电连接至开关电路102。下拉电路104电连接至上拉电路106。箝制电路108电连接至上拉电路106。移位暂存电路10_5是依据时脉信号CK(5)、启动信号ST(3)、启动信号ST(5)、启动信号ST(9)、栅极驱动电压G(3)、下拉信号LC1、下拉信号LC2、第一参考电压VDD_G与第二参考电压VSS产生栅极驱动信号G(5)。其中，移位暂存电路10_5中的启动信号ST(3)与启动信号ST(9)可分别被置换为栅极驱动信号G(3)与栅极驱动信号G(9)，且移位暂存电路10_5中的栅极驱动信号G(3)亦可被置换为启动信号ST(3)。
下拉电路104依据下拉信号LC1、LC2与控制信号Q(5)，将栅极驱动信号G(5)的电位调整至第二参考电压VSS。在此实施例中，当下拉信号LC1或下拉信号LC2当中的至少中一个为高电位的时候，栅极驱动信号G(5)的电位与控制信号Q(5)的电位被调整至第二参考电压VSS。但在另一实施例中，当下拉信号LC1或下拉信号LC2当中的至少中一个为低电位的时候，栅极驱动信号G(5)的电位与控制信号Q(5)的电位被调整至第二参考电压VSS。在此并不限制下拉电路104是在下拉信号LC1、LC2为何种电压准位时将栅极驱动信号的电位调整至第二参考电压VSS。
上拉电路106依据控制信号Q(5)将栅极驱动信号G(5)的电位调整为时脉信号CK(5)的电位。在此实施例中，当控制信号Q(5)为高电位时，晶体管T21被导通，栅极驱动信号G(5)的电位被调整为时脉信号CK(5)的电位。
箝制电路108依据箝制信号将控制信号Q(5)的电位与栅极驱动信号G(5)的电位调整至第二参考电压VSS。在此实施例中是以启动信号ST(9)作为箝制信号，且当启动信号ST(9)为高电位时，栅极驱动信号G(5)与控制信号Q(5)被调整至第二参考电压VSS。
开关电路102是依据启动信号与重置信号选择性地调整控制信号Q(5)的电位至第一参考电压VDD_G。在此实施例中，是以启动信号ST(3)与启动信号ST(5)作为启动信号与重置信号，但实际上启动信号ST(3)与启动信号ST(5)可分别被置换为栅极驱动信号G(3)、G(5)，本领域技术人员应可理解，于后续行文出现的启动信号亦可视情况与对应的栅极驱动信号互换之。
开关电路102具有第一晶体管T11、第二晶体管T71、第三晶体管T72与电容C1。第一晶体管T11的第一端接收第一参考电压VDD_G，第一晶体管T11的第二端电连接至下拉电路104与上拉电路106。第一晶体管T11的控制端接收重置信号K(5)。第二晶体管T71的第一端接收栅极驱动信号G(3)。第二晶体管T71的第二端耦接至第一晶体管T11的控制端，第二晶体管T71的控制端接收启动信号ST(3)。第三晶体管T72的接收重置信号K(5)，第三晶体管T72的第二端接收第二参考电压VSS。第三晶体管T72的控制端接收启动信号ST(5)。电容C1的第一端接收第二参考电压VSS，电容C1的第二端接收重置信号K(5)。
于一实施例中，第一晶体管T11、第二晶体管T71与第三晶体管T72为N型金属氧化物半导体场效晶体管(Metal-Oxide-SemiconductorField-EffectTransistor,MOSFET)。在此实施例中，第三晶体管T72的导通阻抗rds_ON3大于第一晶体管T11的导通阻抗rds_ON1，且第三晶体管T72的导通阻抗rds_ON3大于第二晶体管T71的导通阻抗rds_ON2。于实务上，第一晶体管T11的导通阻抗rds_ON1与第二晶体管T71的导通阻抗rds_ON2被设计为实质上相等，但不以此为限。其中，导通阻抗rds_ON关联于载子迁移率(carriermobility)、金属氧化物半导体场效晶体管的栅极宽度、金属氧化物半导体场效晶体管的栅极长度，以及金氧半场效晶体管的栅极氧化层的单位电容大小。
于实务上，电容C1的第一端亦可接收第一参考电压VDD_G，以于第一参考电压VDD_G及重置信号K(5)间形成一耦合路径。或者电容C1的第一端亦可耦接至上拉电路106，以于控制信号Q(5)及重置信号K(5)间形成一耦合路径。须注意的是，在另一种的实施例中，开关电路102并不具有电容C1。在一实施例中，第一参考电压VDD_G大于第二参考电压VSS，但并不以此为限。
开关电路102用以选择性调整控制信号Q(5)的电位，从而连动地调整栅极驱动信号G(5)的电位。于开关电路102中，第一晶体管T11依据第一晶体管T11的栅极上的重置信号K(5)的电位调整控制信号Q(5)的电位至第一参考电压VDD_G。第二晶体管T71依据启动信号ST(3)拉升重置信号K(5)的电位。第三晶体管T72依据重置信号ST(5)重置重置信号K(5)的电位至第二参考电压VSS。
此外，如图2所绘示的，开关电路102还具有晶体管T73或晶体管T74。晶体管T73的第一端接收第二参考电压VSS，晶体管T73的第二端接收控制信号Q(5)，且晶体管T73的控制端接收触控使能信号TP_EN。晶体管T74的第一端接收第二参考电压VSS，晶体管T74的第二端接收栅极驱动信号G(5)，且晶体管T74的控制端接收触控使能信号TP_EN。在此实施例中，当触控使能信号TP_EN为高电位时，栅极驱动信号G(5)与控制信号Q(5)被调整至第二参考电压VSS。其中，触控使能信号TP_EN是用以指示触控电路是否在进行扫描，以令移位暂存电路10_5进行相应的作动。
请参照图3，图3为根据本发明图2所绘示的移位暂存电路的时序示意图。图3中绘示有触控使能信号TP_EN、第一参考电压VDD_G、重置信号K(5)、控制信号Q(1)、控制信号Q(3)、控制信号Q(5)、控制信号Q(7)、栅极驱动信号G(1)、栅极驱动信号G(3)、栅极驱动信号G(5)与栅极驱动信号G(7)的相对时序。
如前述地，触控使能信号TP_EN用以指示触控电路是否在进行扫描，而当触控电路在进行扫描时，触控使能信号TP_EN被调整为高电位。如图3所示，在触控使能信号TP_EN被调整为高电位前，第一参考电压VDD_G会被先调整至低电位。此时，控制信号Q(5)会被连带地被调整至低电位，栅极驱动信号G(5)因此未被拉高到高电位，因而可以减少晶体管T21受到偏压压力(stress)的时间。此外，移位暂存电路10_5的其他输入输出信号都被拉低至低电位。因此，当触控电路在进行扫描的期间，移位暂存电路10_5中的各节点电位大致上维持原本的电位。其中，当触控使能信号TP_EN为高电压准位时，或者说当移位暂存电路10_5的各输入输出信号被调整至低电位时，重置信号K(5)的电位大致上维持为定值。在一实施例中，此时各输入输出信号被调整至第二参考电压VSS，但并不以此为限。
而当触控电路结束扫描时，触控使能信号TP_EN由高电位被拉低至低电位，且第一参考电压VDD_G由低电位被调整至高电位。如图3所示，此时重置信号K(5)重新被调整至高电位，并连带地使控制信号Q(5)被调整至高电位，且栅极驱动信号G(5)也因此被调整至高电位。
在实际的电路中，重置信号K(5)的电位有可能因为电路的漏电问题而逐渐降低。因此，于实务上会依据实际所需调整电容C1的电容值大小以控制重置信号K(5)的电位因为电路漏电而下降的速度。请一并参照图4以进行说明，图4为根据本发明一实施例所绘示的重置信号相对于不同电容值的电容C1的时序示意图。在图4中绘示有当电容C1所具有的电容值改变时，重置信号K(5)相对于电容C1的电容的变化。如图3、图4所示，在触控电路进行扫描期间，也就是触控使能信号TP_EN为高准位的期间，虽然重置信号K(5)大致上维持不变，但由于电路漏电的影响，重置信号K(5)的电位还是随着时间过去而逐渐下降。而对应于不同电容值的电容C1，当电容C1的电容值越大时，重置信号K(5)的电位下降地越慢。其中，电容C1的电容值为0皮法拉(picofarad，pF)所形成的曲线，即对应前述的移位暂存器10_5不具有电容C1的实施例。
综合以上所述，本发明揭露了一种移位暂存电路，通过一开关电路适时地对移位暂存电路中的至少一个特定节点进行充放电，以在内嵌式触控显示面板为了因应触控电路进行触控扫描而拉低移位暂存电路的多个输入信号或输出信号时，也能让移位暂存电路中的特定节点维持所欲的电压。从而让移位暂存电路在内嵌式触控显示面板使能触控电路的此期间中，避免移位暂存电路中的各节点的电位有不适当的变化。而令移位暂存电路在此期间过后能快速地重新正常运作，并输出正确的栅极驱动信号。
虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。在不脱离本发明的精神和范围内，所为之更动与润饰，均属本发明的专利保护范围。关于本发明所界定的保护范围请参考权利要求范围。
Claims (10)
1.一种移位暂存电路，其特征在于，包含：
一开关电路，包含：
一第一晶体管，依据该第一晶体管的栅极上的一导通信号的电位调整一控制信号的电位至一第一参考电压；
一第二晶体管，电连接至该第一晶体管的栅极，依据一启动信号拉升该导通信号的电位；以及
一第三晶体管，电连接至该第一晶体管的栅极，依据一重置信号重置该导通信号的电位至一第二参考电压；
一上拉电路，电连接至该第一晶体管，依据该控制信号将一输出信号的电位调整为一时脉信号的电位；
一下拉电路，电连接至该上拉电路，依据一下拉信号与该控制信号，将该输出信号的电位调整至该第二参考电压；以及
一箝制电路，电连接至该上拉电路，依据一箝制信号将该控制信号的电位与该输出信号的电位调整至该第二参考电压。
2.如权利要求1所述的移位暂存电路，其特征在于，更包含一电容，该电容的一端与该第一晶体管的栅极电连接，该电容的另一端与该第一参考电压或该第二参考电压电连接。
3.如权利要求1所述的移位暂存电路，其特征在于，更包含一电容，该电容的一端与该第一晶体管的栅极电连接，该电容的另一端电连接至该上拉电路，以于该控制信号与该导通信号之间形成一耦合路径。
4.如权利要求1所述的移位暂存电路，其特征在于，该第三晶体管的导通阻抗大于该第一晶体管的导通阻抗与该第二晶体管的导通阻抗。
5.如权利要求1所述的移位暂存电路，其特征在于，更包含一第四晶体管，电连接至该上拉电路，依据一触控使能信号重置该输出信号的电位至该第二参考电压。
6.如权利要求5所述的移位暂存电路，其特征在于，该第四晶体管的导通阻抗大于该第一晶体管的导通阻抗与该第二晶体管的导通阻抗。
7.如权利要求1所述的移位暂存电路，其特征在于，更包含一第五晶体管，电连接至该上拉电路，依据一触控使能信号重至该控制信号的电位至该第二参考电压。
8.如权利要求7所述的移位暂存电路，其特征在于，该第五晶体管的导通阻抗大于该第一晶体管的导通阻抗与该第二晶体管的导通阻抗。
9.如权利要求1至8中任一项所述的移位暂存电路，其特征在于，该第一晶体管的导通阻抗与该第二晶体管的导通阻抗实质相等。
10.如权利要求1至8中任一项所述的移位暂存电路，其特征在于，该电路是以非晶硅工艺、多晶硅工艺或低温硅基板工艺制作。
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