CN105590842A - 降低源极和漏极电阻的结构和方法 - Google Patents

Abstract

本发明公开了降低源漏极电阻的方法。通过该方法可有效降低源极和漏极区电阻。该方法包括：在衬底上形成的栅极、源极和漏极区和侧墙；在所述侧墙外侧形成第一侧墙硬掩膜；在所述源极和漏极区上形成半导体层；在所述第一侧墙硬掩膜外侧形成第二侧墙硬掩膜；将所述第二侧墙硬掩膜作为掩膜层刻蚀所述半导体层；去除所述第一侧墙硬掩膜和第二侧墙硬掩膜，从而在所述源极和漏极区上形成与所述栅极分离的凸起结构。

Description

降低源极和漏极电阻的结构和方法

技术领域

本发明涉及半导体制造领域，尤其涉及降低源漏极电阻的结构和方法。

背景技术

随着纳米加工技术的迅速发展，晶体管的特征尺寸已进入纳米级。通过等比例缩小的方法提高当前主流硅CMOS器件的性能受到越来越多物理、工艺的限制。为了使集成电路技术能延续摩尔定律所揭示的发展速度，必须开发与硅工艺兼容的新材料、新结构和新性质。

图1示出现有技术中在器件上形成的金属硅化物的横截面图。如图1所示，在栅106和源极和漏极区110上覆盖有金属硅化物膜112。这些金属硅化物膜110利用自对准工艺形成。首先，在晶片表面上共形沉积一层金属，通过低温快速退火工艺该金属会与多晶硅或硅衬底中的硅发生反应形成金属硅化物，而不会与氮化硅或氧化硅反应，接下来通过高温快速退火工艺使接触电阻由高阻相转变为低阻相进而降低接触电阻，再通过选择性蚀刻去除该金属，由于在栅和源极和漏极接触区之外的部分中存在氧化硅或氮化硅等阻挡层，因此金属未能与多晶硅或硅衬底反应生成金属硅化物，因此接触区外的金属在该步骤中被去除，而栅和源极和漏极接触区上形成的金属硅化物被保留下来形成金属硅化物层112。

在CMOS工艺中，这种自对准工艺可降低源极和漏极接触电阻。然而，随着晶体管的特征尺寸的减小，源极和漏极的接触面积不断减小，导致源极和漏极接触电阻增大。

因此，需要一种新结构、新工艺，来增加源极和漏极面积，从而降低源极和漏极电阻。

发明内容

本发明的目的是提供一种半导体器件的制造方法和结构，通过该方法和结构可降低源极和漏极电阻。

根据本发明的一个方面，提供一种半导体器件的制造方法，包括：在衬底上形成的栅极、源极和漏极区和侧墙；在所述侧墙外侧形成第一侧墙硬掩膜；在所述源极和漏极区上形成半导体层；在所述第一侧墙硬掩膜外侧形成第二侧墙硬掩膜；将所述第二侧墙硬掩膜作为掩膜层刻蚀所述半导体层；去除所述第一侧墙硬掩膜和第二侧墙硬掩膜，从而在所述源极和漏极区上形成与所述栅极分离的凸起结构。

根据本发明的一个方面，前述方法中，半导体层是硅层。

根据本发明的一个方面，前述方法中，半导体层包括与所述源极和漏极区直接接触的SiGe层、在所述SiGe层上的硅层。

根据本发明的一个方面，前述方法中，半导体层包括与所述源极和漏极区直接接触的第一硅层，在所述第一硅层上的SiGe层、在所述SiGe层上的第二硅层。

根据本发明的一个方面，前述方法中，刻蚀所述半导体层包括以所述SiGe层作为刻蚀停止层，刻蚀所述SiGe层上的硅层。

根据本发明的一个方面，前述方法中，SiGe层的厚度大于10埃。

根据本发明的一个方面，前述方法还包括在刻蚀所述半导体层后，去除所述SiGe层。

根据本发明的一个方面，前述方法中，形成第一侧墙硬掩膜包括以下步骤中的至少一步：在所述衬底上共形沉积第一侧墙硬掩膜材料层；通过各向异性刻蚀工艺刻蚀第一侧墙硬掩膜材料层，由于所述栅极、源极和漏极区上的第一侧墙硬掩膜材料层厚度小于所述侧墙两侧上掩膜层的厚度，因此在刻蚀掉所述栅极、源极和漏极区上的第一侧墙硬掩膜材料层后，在所述侧墙两侧上形成第一侧墙硬掩膜。

根据本发明的一个方面，前述方法中，形成第二侧墙硬掩膜包括以下步骤中的至少一步：在所述衬底上共形沉积第二侧墙硬掩膜材料层；通过各向异性刻蚀工艺刻蚀第二侧墙硬掩膜材料层，由于所述栅极、源极和漏极区上的第二侧墙硬掩膜材料层厚度小于所述第一侧墙硬掩膜两侧上掩膜层的厚度，因此在刻蚀掉所述栅极、源极和漏极区上的第二侧墙硬掩膜材料层后，在所述第一侧墙硬掩膜两侧上形成第二侧墙硬掩膜。

根据本发明的一个方面，前述方法中，第一侧墙硬掩膜和所述第二侧墙硬掩膜的宽度大于30埃。

根据本发明的一个方面，前述方法中，多次重复所述形成所述第二侧墙掩膜层和刻蚀半导体层的步骤，以在所述源极和漏极区上形成多阶梯状源极和漏极结构。

根据本发明的一个方面，前述方法中，第一侧墙硬掩膜和所述第二侧墙硬掩膜由以下材料中的任一种形成：氧化硅、氮化硅、SiON、非晶碳或它们的任意组合。

根据本发明的一个方面，前述方法中，通过外延生长法形成所述半导体层。

根据本发明的另一个方面，提供一种半导体器件，包括：栅极、源极和漏极区和侧墙，其中所述源极和漏极区上具有与所述栅极分离的凸起结构。

与现有技术相比，根据本发明的所形成的半导体器件的源极和漏极的接触面积显著增加，源极和漏极接触电阻显著减小。

附图说明

为了进一步阐明本发明的各实施例的以上和其它优点和特征，将参考附图来呈现本发明的各实施例的更具体的描述。可以理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对其范围的限制。在附图中，为了清楚明了，放大了层和区域的厚度。相同或相应的部件将用相同或类似的标记表示。

图1示出现有技术中在器件上形成的金属硅化物的横截面图。

图2A至图2F示出根据本发明的第一实施例在源极和漏极区形成凸起结构的过程的剖面示意图。

图3A至图3F示出根据本发明的第二实施例在源极和漏极区形成凸起结构的过程的剖面示意图。

图4A至图4F示出根据本发明的第三实施例通过控制刻蚀外延硅层的厚度在源极和漏极区中形成凸起结构的过程的剖面示意图。

图5示出根据本发明的一个实施例的在源极和漏极区中形成凸起结构的流程图。

具体实施方式

在以下的描述中，参考各实施例对本发明进行描述。然而，本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中，未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地，为了解释的目的，阐述了特定数量、材料和配置，以便提供对本发明的实施例的全面理解。然而，本发明可在没有特定细节的情况下实施。此外，应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。

为了增加源极和漏极区接触面积以降低源极和漏极接触电阻，本发明人构想出一种通过在源极和漏极区中形成凸起结构，从而增加源极和漏极区接触面积的方法。

图2A至图2F示出根据本发明的第一实施例在源极和漏极区形成凸起结构的过程的剖面示意图。

如图2A所示，器件200包括在衬底201上形成的栅极202、源极和漏极区203和侧墙204。器件200可通过多个步骤形成，包括例如，浅槽隔离步骤、多晶硅沉积步骤、栅极图案化步骤、注入步骤、退火步骤等等。在进行浅槽隔离步骤以形成多个有源区之后，在衬底上形成栅极介电层205并沉积多晶硅层，然后进行图案化以形成栅极202。在形成侧墙204之后，进行离子注入，以形成源极和漏极区。为了突出本发明的重点，未对器件200的形成过程进行详细描述。

接下来，如图2B所示，在侧墙204外侧形成第一侧墙硬掩膜206。在一个实施例中，可用于形成第一侧墙硬掩膜206的材料包括氧化硅、氮化硅、SiON、非晶碳或它们的任意组合。在一个实施例中，第一侧墙硬掩膜206的宽度大于30埃。可利用与形成侧墙204相似的工艺形成第一侧墙硬掩膜206。在一个实施例中，首先在晶片上共形沉积一层用于形成第一侧墙硬掩膜206的材料，然后通过各向异性刻蚀工艺刻蚀该材料层。由于水平面上第一硬掩膜层206的厚度小于侧墙204两侧上硬掩膜层206的厚度，因此在去除水平面上的硬掩膜层206后，留下侧墙204两侧的第一侧墙硬掩膜206。在其它实施例中，第一侧墙硬掩膜206也可通过其它材料或其它工艺形成。

接下来，如图2C所示，源极和漏极区203上形成一定厚度的SiGe层207，并在SiGe层207上形成Si层208。在一个实施例中，SiGe层207的厚度大于10埃。在一个实施例中，可通过外延生长技术生长SiGe层207和Si层208。在一个实施例中，Si层208的厚度可以在30至100埃之间。

例如，用于形成外延生长SiGe层207的工艺气体可以包含SiH₄；GeH₄；HCl；BH₆；以及H₂，其中H₂的气体流速可以是0.1slm至50slm，其它气体的流速可以是1sccm至1000sccm，反应温度在500-800℃，压力在5-50托，然而本发明不限于所列出的这些工艺气体和工艺参数。可改变这些工艺参数，调整SiGe合金中的Ge含量。

接下来，如图2D所示，在第一侧墙硬掩膜206外侧形成第二侧墙硬掩膜209。在一个实施例中，可用于形成第二侧墙硬掩膜209的材料可以是氧化硅、氮化硅、SiON、非晶碳或它们的任意组合。第二侧墙硬掩膜209的形成过程与第一侧墙硬掩膜206的形成过程详细，因此，不再进一步详细描述。

接下来，利用第二侧墙硬掩膜209作为掩膜层，并且将SiGe层207作为刻蚀停止层，刻蚀Si层208，从而使得未被第二侧墙硬掩膜209覆盖的Si层208被去除，形成如图2E所示的结构。

最后去除第一和第二侧墙硬掩膜206、209，在源极和漏极区203中间形成凸起结构，如图2F所示，从而增大了源极和漏极区203的有效面积。可通过各种干法或湿法刻蚀方法去除第一和第二侧墙硬掩膜206、209。例如，在本发明的一个实施例中，侧墙204为氧化硅与氮化硅的双层层叠结构，第一和第二侧墙硬掩膜206、209的材料与侧墙204相同，可通过四步湿法刻蚀工艺去除第一和第二侧墙硬掩膜206、209：首先刻蚀第二侧墙硬掩膜209的氮化硅层并以氧化硅层为刻蚀停止层，然后刻蚀第二侧墙硬掩膜209的氧化硅层并以第一侧墙硬掩膜206的氮化硅层为刻蚀停止层，再刻蚀第一侧墙硬掩膜206的氮化硅层并以第一侧墙硬掩膜206的氧化硅层为刻蚀停止层，然后刻蚀第一侧墙硬掩膜206的氧化硅层并以侧墙204的氮化硅层为刻蚀停止层，从而完全去除第一和第二侧墙硬掩膜206、209。然而，本发明的去除第一和第二侧墙硬掩膜206、209的方法不限于此。

由于有SiGe层207作为刻蚀停止层，整个流程没有接触到基底Si，所以对器件的性能影响较小。在本发明中，SiGe层207作为刻蚀停止层，因而，可在形成具有凸起结构的源极和漏极区203之后去除暴露的SiGe层207，然而也可保留暴露的SiGe层207。

图3A至图3F示出根据本发明的第二实施例在源极和漏极区形成凸起结构的过程的剖面示意图。

与图2A至图2F所示的过程相似，器件300包括在衬底301上形成的栅极302、源极和漏极区303和侧墙304。不同之处在于，如图3C所示，在源极和漏极区303上形成的半导体层叠包括：与在源极和漏极区303直接接触的第一硅层311、与第一硅层311直接接触的SiGe层312以及与SiGe层312直接接触的第二硅层313。

由于SiGe合金的晶格常数与Si晶体的晶格常数不同，因此SiGe合金通常会使其周围的硅晶体中产生应力。因此，在SiGe层312与源极和漏极区303之间形成第一Si层311可使SiGe层312远离源极和漏极区，降低SiGe层312对器件产生的应力作用。SiGe层312作为刻蚀第二Si层313的刻蚀停止层，其厚度大于10埃。在一个实施例中，可通过外延生长技术生长第一Si层311、SiGe层312和第二Si层313。在一个实施例中，第一Si层311和第二Si层313的厚度可以在30至100埃之间。

图3D至3F的过程与图2D至2F所示的过程相似，为了简化本发明的描述，而不再进一步详细描述。

图4A至图4E示出根据本发明的第三实施例通过控制刻蚀外延硅层的厚度在源极和漏极区中形成凸起结构的过程的剖面示意图。

与图2A至2B相似，器件400包括在衬底401上形成的栅极402、源极和漏极区403和侧墙404，在侧墙404外侧形成第一侧墙硬掩膜406。

接下来，如图4C所示，在源极和漏极区403上形成一定厚度的Si层411，在一个实施例中，可通过外延生长技术生长Si层411。在一个实施例中，Si层411的厚度在30埃至100埃之间。

接下来，如图4D所示，在第一侧墙硬掩膜406外侧形成第二侧墙硬掩膜409。

接下来，利用第二侧墙硬掩膜409作为掩膜层，刻蚀Si层411。在特定工艺条件下，对Si的刻蚀速率是恒定的，因此，在未形成刻蚀停止层的情况下，可通过控制刻蚀时间来控制刻蚀的深度以避免过渡刻蚀或刻蚀不足。从而使得未被第二侧墙硬掩膜409覆盖的Si层411被去除，形成如图4E所示的结构。

最后去除第一和第二侧墙硬掩膜406、409，形成具有凸起结构的源极和漏极区403，如图4F所示，从而增大了源极和漏极区403的有效面积。第一和第二侧墙硬掩膜406、409的去除方法与图2F所示的方法详细，因此不再进一步详细描述。

在本发明的其它实施例中，可形成多个第二侧墙硬掩膜结构，并且针对每个第二侧墙硬掩膜结构，进行一次刻蚀，从而形成具有多阶梯状凸起结构的源区/漏区结构。

图5示出根据本发明的一个实施例的在源极和漏极区中形成凸起结构的流程图。

首先，在步骤501，在衬底上形成的栅极、源极和漏极区和侧墙。在步骤502，在侧墙外侧形成第一侧墙硬掩膜。第一侧墙掩膜层利用其自对准特性形成。在步骤503，源极和漏极区上形成半导体层。在根据本发明的第一至第三实施例，该半导体层可以是单层结构或多层层叠结构。例如，可通过外延生长半导体层，该半导体层可以是1)单层硅；2)与源极和漏极区直接接触的SiGe和其上形成的硅层；3)与源极和漏极区直接接触的第一硅层、在第一硅层上形成的SiGe层、在SiGe层上形成的第二硅层。SiGe作为刻蚀停止层且远离沟道，降低SiGe层对沟道产生的应力作用，形成升高的源极和漏极区(raisedsource/drain，RSD)。

在步骤504，在第一侧墙硬掩膜外侧形成第二侧墙硬掩膜。

在步骤505，利用第二侧墙硬掩膜作为掩膜层刻蚀半导体层。在步骤506，去除第一和第二侧墙硬掩膜层。

在半导体层是单层硅的情况下，可通过控制刻蚀时间来控制刻蚀的深度以避免过渡刻蚀或刻蚀不足。在半导体层是包含SiGe层的多层结构的情况下，将SiGe层作为刻蚀停止层刻蚀硅层。在完成刻蚀后，可任选地去除暴露的SiGe层。由此，在源极和漏极区上形成凸起结构，该凸起结构与栅极区分离，使得通过外延生长形成的半导体层叠与沟道分离开。

可多侧重复步骤504和505，形成多个第二侧墙硬掩膜结构，并且针对每个第二侧墙硬掩膜结构，进行一次刻蚀，从而形成具有多阶梯状凸起结构的源区/漏区结构。

最后，在源极和漏极区以及栅极区上形成金属硅化物。由于在源极和漏极区上具有凸起结构，因此增加了源极和漏极区的实际面积，从而降低了源极和漏极区的接触电阻。

出于说明和描述的目的已经给出了本发明的实施例的上述描述。不打算穷举或将本发明限于所公开的精确形式。本说明书和所附权利要求包括诸如左、右、顶、底、在……之上、在……之下、上部、下部、第一、第二等术语，这些仅用于描述的目的而不应解释为限制。例如，指示相对的垂直位置的术语指的是衬底或集成电路的器件侧(或有效表面)是该衬底的“顶”面的情况；衬底可实际上处于任何方向，使得在标准陆地参考系中衬底的“顶”侧可低于“底”侧且仍落在术语“顶”的含义内。如在此所使用的术语“在……之上”(包括在权利要求中)不指示在第二层之上的第一层直接在第二层上且与第二层直接接触，除非明确说明如此；在第一层和第一层上的第二层之间可以有第三层或其它结构。可在多个位置和方向上制造、使用或运输本文所述的器件或制品的实施例。相关领域的技术人员可根据以上的教示领会到很多修改和变形是可能的。本领域的技术人员将认识到附图中所示的各组件的各种等价组合和替换。因此本发明的范围不是由该详细说明书限制而是由所附权利要求限定。

以上描述了本发明的若干实施例。然而，本发明可具体化为其它具体形式而不背离其精神或本质特征。所描述的实施例在所有方面都应被认为仅是说明性而非限制性的。因此，本发明的范围由所附权利要求书而非前述描述限定。落入权利要求书的等效方案的含义和范围内的所有改变被权利要求书的范围所涵盖。

Claims (15)

1.一种半导体器件的制造方法，包括：

在衬底上形成的栅极、源极和漏极区和侧墙；

在所述侧墙外侧形成第一侧墙硬掩膜；

在所述源极和漏极区上形成半导体层；

在所述第一侧墙硬掩膜外侧形成第二侧墙硬掩膜；

将所述第二侧墙硬掩膜作为掩膜层刻蚀所述半导体层；

去除所述第一侧墙硬掩膜和第二侧墙硬掩膜，从而在所述源极和漏极区上形成与所述栅极分离的凸起结构。

2.如权利要求1所述的方法，其特征在于，所述半导体层是硅层。

3.如权利要求1所述的方法，其特征在于，所述半导体层包括与所述源极和漏极区直接接触的SiGe层、在所述SiGe层上的硅层。

4.如权利要求1所述的方法，其特征在于，所述半导体层包括与所述源极和漏极区直接接触的第一硅层，在所述第一硅层上的SiGe层、在所述SiGe层上的第二硅层。

5.如权利要求3或4所述的方法，其特征在于，刻蚀所述半导体层包括以所述SiGe层作为刻蚀停止层，刻蚀所述SiGe层上的硅层。

6.如权利要求3或4所述的方法，其特征在于，所述SiGe层的厚度大于10埃。

7.如权利要求3或4所述的方法，其特征在于，还包括在刻蚀所述半导体层后，去除所述SiGe层。

8.如权利要求1所述的方法，其特征在于，形成第一侧墙硬掩膜包括以下步骤中的至少一步：

在所述衬底上共形沉积第一侧墙硬掩膜材料层；

通过各向异性刻蚀工艺刻蚀第一侧墙硬掩膜材料层，由于所述栅极、源极和漏极区上的第一侧墙硬掩膜材料层厚度小于所述侧墙两侧上掩膜层的厚度，因此在刻蚀掉所述栅极、源极和漏极区上的第一侧墙硬掩膜材料层后，在所述侧墙两侧上形成第一侧墙硬掩膜。

9.如权利要求1所述的方法，其特征在于，形成第二侧墙硬掩膜包括以下步骤中的至少一步：

在所述衬底上共形沉积第二侧墙硬掩膜材料层；

通过各向异性刻蚀工艺刻蚀第二侧墙硬掩膜材料层，由于所述栅极、源极和漏极区上的第二侧墙硬掩膜材料层厚度小于所述第一侧墙硬掩膜两侧上掩膜层的厚度，因此在刻蚀掉所述栅极、源极和漏极区上的第二侧墙硬掩膜材料层后，在所述第一侧墙硬掩膜两侧上形成第二侧墙硬掩膜。

10.如权利要求1所述的方法，其特征在于，所述第一侧墙硬掩膜和所述第二侧墙硬掩膜的宽度大于30埃。

11.如权利要求8所述的方法，其特征在于，多次重复所述形成所述第二侧墙掩膜层和刻蚀半导体层的步骤，以在所述源极和漏极区上形成多阶梯状源极和漏极结构。

12.如权利要求1所述的方法，其特征在于，所述第一侧墙硬掩膜和所述第二侧墙硬掩膜由以下材料中的任一种形成：氧化硅、氮化硅、SiON、非晶碳或它们的任意组合。

13.如权利要求1所述的方法，其特征在于，通过外延生长法形成所述半导体层。

14.一种半导体器件，包括通过权利要求1至13中的任一项所述的方法制造的结构。

15.一种半导体器件，包括：

栅极、源极和漏极区和侧墙，

其中所述源极和漏极区上具有与所述栅极分离的凸起结构。