CN105575908B - 半导体结构的形成方法 - Google Patents

Abstract

一种半导体结构的形成方法，包括：提供具有隔离结构、栅极结构以及掺杂区的基底，且栅极结构顶部表面和侧壁表面、基底表面以及隔离结构表面具有层间介质层；刻蚀层间介质层形成伪沟槽，伪沟槽侧壁向两侧的层间介质层凹陷，且伪沟槽侧壁表面具有第一凹陷度；形成覆盖于伪沟槽侧壁表面的侧墙，使伪沟槽侧壁表面具有小于第一凹陷度的第二凹陷度；形成覆盖于侧墙表面且填充满伪沟槽的绝缘层；刻蚀去除所述层间介质层以及侧墙，在相邻绝缘层之间形成导电沟槽，导电沟槽底部暴露出掺杂区表面；形成填充满导电沟槽的导电层。本发明提高位于导电沟槽侧壁与掺杂区表面之间拐角处导电层的质量，提高半导体结构的电学性能及可靠性。

Description

半导体结构的形成方法

技术领域

本发明涉及半导体制作领域技术，特别涉及一种半导体结构的形成方法。

背景技术

在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑晶体管、存储器件和模拟电路，其中存储器件在集成电路产品中占了相当大的比例。

在存储器件中，近年来快闪存储器(flash memory，简称闪存)的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度、易于擦除和重写等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。

快闪存储器根据阵列结构的不同，主要分与非门快闪存储器(NAND Flash)和或非门快闪存储器(NOR Flash)。NOR型快闪存储器具有高存储器单元且能够高速工作的优点。在NOR型快闪存储器中，多个存储器单元由一条字线所控制读写，单个存储单元连接在位线以及公共源极线之间。

然而，现有技术形成的快闪存储器的电学性能有待提高。

发明内容

本发明解决的问题是提供一种半导体结构的形成方法，提高形成的导电沟槽的形貌，从而提高形成的导电层的质量，优化半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底内具有隔离结构，相邻隔离结构之间的基底表面形成有栅极结构，所述栅极结构两侧的基底内形成有掺杂区，且基底表面、隔离结构表面以及栅极结构顶部和侧壁表面具有层间介质层；刻蚀所述层间介质层，在所述层间介质层内形成伪沟槽，所述伪沟槽暴露出隔离结构表面以及栅极结构侧壁表面，且所述伪沟槽侧壁向层间介质层凹陷，向层间介质层凹陷的伪沟槽侧壁表面具有第一凹陷度；形成覆盖于所述伪沟槽侧壁表面的侧墙，使所述伪沟槽侧壁表面具有第二凹陷度，且第二凹陷度小于第一凹陷度；形成覆盖于所述侧墙表面且填充满伪沟槽的绝缘层；在形成绝缘层后，刻蚀去除所述层间介质层以及侧墙，在相邻绝缘层之间形成导电沟槽，所述导电沟槽底部暴露出掺杂区表面；形成填充满所述导电沟槽的导电层。

可选的，形成所述侧墙的工艺步骤包括：在形成伪沟槽后，形成覆盖于层间介质层表面、伪沟槽底部和侧壁表面的侧墙膜；采用各向异性刻蚀工艺，刻蚀去除位于伪沟槽底部以及层间介质层顶部表面的侧墙膜，形成覆盖于所述伪沟槽侧壁表面的侧墙。

可选的，所述各向异性刻蚀工艺的工艺参数为：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括C_xF_y气体，辅助刻蚀气体包括O₂、H₂、Ar、N₂或C_mH_nF_z中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦。

可选的，所述层间介质层和侧墙的材料为氧化硅。

可选的，所述绝缘层的材料为氮化硅。

可选的，所述层间介质层和侧墙的材料为氮化硅。

可选的，所述绝缘层的材料为氧化硅。

可选的，采用湿法刻蚀工艺，刻蚀去除所述层间介质层以及侧墙。

可选的，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。

可选的，所述导电层包括：位于导电沟槽底部表面和侧壁表面的扩散阻挡层、位于扩散阻挡层表面且填充满导电沟槽的导电体层。

可选的，采用物理溅射法形成所述扩散阻挡层。

可选的，所述扩散阻挡层的材料为氮化钛，物理溅射法的工艺参数为：提供氮化钛靶材，溅射气氛气体为Ar，Ar流量为20sccm至100sccm，溅射功率为1000瓦至3500瓦。

可选的，所述导电体层的材料为铜、铝或钨。

可选的，在所述层间介质层内形成伪沟槽的工艺步骤包括：在所述层间介质层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述层间介质层至暴露出隔离结构表面，在所述层间介质层内形成伪沟槽；去除所述图形化的掩膜层。

可选的，所述图形化的掩膜层的材料包括光刻胶；所述图形化的掩膜层的材料还包括底部抗反射材料、顶部抗反射材料或非晶碳中的一种或多种。

可选的，所述栅极结构包括：位于基底表面的隧穿介质层、位于隧穿介质层表面的浮栅层、位于浮栅层顶部表面和侧壁表面的栅间介质层、位于栅间介质层表面的控制栅层以及位于控制栅层表面的栅掩蔽层。

可选的，所述栅掩蔽层的材料为氧化硅、氮化硅、TiN或TaN。

可选的，形成的半导体结构为NOR型闪存器件。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体结构形成方法的技术方案中，刻蚀层间介质层在层间介质层内形成伪沟槽，所述伪沟槽底部暴露出隔离结构表面，且随着半导体结构尺寸的不断减小，伪沟槽的深宽比不断增加，容易造成伪沟槽侧壁向两侧层间介质层凹陷，使得伪沟槽侧壁表面具有第一凹陷度；形成覆盖于伪沟槽侧壁表面的侧墙，使伪沟槽侧壁表面具有小于第一凹陷度的第二凹陷度，因此所述侧墙的形成在一定程度上修复伪沟槽侧壁向两侧层间介质层内凹陷的程度；在形成填充满伪沟槽的绝缘层后，刻蚀去除层间介质层和侧墙，在相邻绝缘层之间形成导电沟槽，所述导电沟槽的侧壁表面即为形成了侧墙后的伪沟槽的侧壁表面。本发明实施例通过形成侧墙，减小甚至消除了导电沟槽侧壁表面向导电沟槽中心轴线突出的程度，从而避免在形成导电层的工艺过程中，导电沟槽侧壁与掺杂区表面之间的拐角处被绝缘层所遮挡，进而提高所述拐角处的导电层的质量，使得填充满导电沟槽的导电层的质量得到提高，减少导电层内的孔洞，提高半导体结构的电学性能及可靠性。

进一步，所述各向异性刻蚀工艺过程中，形成的侧墙最大程度的修复伪沟槽侧壁向两侧层间介质层内凹陷的区域，最大程度的减小伪沟槽侧壁向两侧层间介质层内凹陷的程度，有效的提高导电层填充导电沟槽的质量，提高半导体结构的电学性能及可靠性。

进一步，所述导电层包括位于导电沟槽底部表面和侧壁表面的扩散阻挡层、位于扩散阻挡层表面且填充满导电沟槽的导电体层。所述扩散阻挡层既能提高绝缘层与导电体层之间的粘附性，阻挡导电体层中的金属原子扩散至不期望区域；并且，与直接在导电沟槽侧壁和底部表面形成导电体层相比，在扩散阻挡层表面形成的导电体层的质量更好。同时，本发明实施例中形成的导电沟槽侧壁垂直于掺杂区表面、或者向两侧绝缘层内凹陷，因此导电沟槽侧壁与掺杂区表面之间拐角处未受到绝缘层遮挡的影响，使得所述拐角处形成的扩散阻挡层的质量高，进而提高了形成的导电层的质量。

附图说明

图1至图4为一实施例提供的半导体结构形成过程的剖面结构示意图；

图5至图16为本发明另一实施例提供的半导体结构形成过程的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术形成的半导体结构的电学性能有待提高。

以形成的半导体结构为NOR型闪存器件为例，在一个实施例中，形成NOR型闪存器件的工艺包括以下步骤：步骤S1、提供基底，所述基底内形成有隔离结构，相邻隔离结构之间的基底表面具有栅极结构，栅极结构两侧的基底内具有掺杂区；步骤S2、形成覆盖于所述栅极结构顶部表面和侧壁表面以及基底表面的层间介质层；步骤S3、在所述层间介质层表面形成图形化的掩膜层；步骤S4、以所述图形化的掩膜层为掩膜，刻蚀所述层间介质层形成导电沟槽，所述导电沟槽底部暴露出掺杂区表面；步骤S5、形成填充满所述导电沟槽的导电层，以形成NOR型闪存器件的导电插塞。

通常采用干法刻蚀工艺刻蚀层间介质层形成导电沟槽，以暴露出掺杂区表面，使得形成的导电层与掺杂区之间电连接。在采用干法刻蚀工艺时，要求刻蚀工艺对层间介质层和栅极结构、基底之间具有较高的刻蚀选择比，以防止刻蚀工艺对栅极结构造成不必要的刻蚀，同时保证掺杂区表面被暴露出来。然而，当刻蚀工艺的刻蚀选择比过高时，容易造成掺杂区表面的层间介质层难以完全刻蚀去除；当刻蚀工艺的刻蚀选择过低时，容易对栅极结构以及基底造成不必要的刻蚀。

为此，提出一种新的半导体结构的形成方法，以避免由于刻蚀选择性过低或过高而造成的不良影响。具体的，如图1所示，提供基底100，在所述基底100内形成隔离结构101，相邻隔离结构101之间的基底100表面具有栅极结构(未图示)，栅极结构两侧的基底100内具有掺杂区102；所述栅极结构顶部表面和侧壁表面、基底100表面以及隔离结构101表面具有层间介质层103；在所述层间介质层103表面形成图形化的掩膜层104。

参考图2，以所述图形化的掩膜层104(参考图1)为掩膜，刻蚀层间介质层103直至暴露出隔离结构101表面，在层间介质层103内形成第一通孔105。

参考图3，形成填充满第一通孔105(参考图2)的绝缘层106，且同一刻蚀工艺对层间介质层103和对绝缘层106的刻蚀速率不同。

参考图4，采用湿法刻蚀工艺，刻蚀去除所述层间介质层103(参考图3)，在相邻绝缘层106之间形成第二通孔107；形成填充满第二通孔107的导电层。

采用上述方法，能够避免对栅极结构或基底100造成过刻蚀，同时避免掺杂区表面的层间介质层刻蚀不足的问题。

然而，上述方法形成的半导体结构中导电层的质量有待提高。经研究发现，由于在刻蚀层间介质层103形成第一通孔105(参考图2)时，所述第一通孔105具有较高的深宽比(aspect ratio)，造成刻蚀完成后，第一通孔105侧壁向两侧的层间介质层103内凹陷，第一通孔105侧壁表面具有较大的凹陷度；相应的，在形成第二通孔107时，所述第二通孔107的侧壁形貌与第一通孔105的侧壁形貌互补，即第二通孔107的侧壁表面向第二通孔107中心轴线AA1方向突出，即绝缘层106侧壁表面向第二通孔107中心轴线AA1方向突出，造成第二通孔107侧壁与基底100表面之间的拐角处具有缺口区域(notch area)108。在形成导电层的过程中，由于缺口区域108正上方被部分绝缘层106阻挡，导致在形成导电层的工艺过程中，缺口区域108的导电层的工艺窗口小，造成缺口区域108的填充效果差，进而导致形成的导电层质量差且孔洞多。

并且，为了提高导电层与绝缘层106之间的粘附性，在形成导电层之前，通常需要在第二通孔107底部和侧壁表面形成扩散阻挡层，所述扩散阻挡层既起到提高导电层和绝缘层106之间粘附性的作用，还可以提高形成的导电层的质量。然而，由于所述缺口区域108的正上方被绝缘层106阻挡，导致难以在缺口区域108表面形成扩散阻挡层，或者形成的扩散阻挡层的质量差，进一步导致在第二通孔107内形成的导电层的质量差。

为此，本发明提供一种半导体结构的形成方法，刻蚀层间介质层在层间介质层内形成伪沟槽，所述伪沟槽底部暴露出隔离结构表面，伪沟槽侧壁向两侧的层间介质层凹陷，且伪沟槽侧壁表面具有第一凹陷度；形成覆盖于所述伪沟槽侧壁表面的侧墙，使伪沟槽侧壁表面具有第二凹陷度，且第二凹陷度小于第一凹陷度，因此所述侧墙起到修复伪沟槽侧壁表面的作用，减小甚至消除伪沟槽侧壁向两侧层间介质层内凹陷的程度；在形成侧墙后形成填充满伪沟槽的绝缘层，然后去除层间介质层以及侧墙，在相邻绝缘层内形成导电沟槽。由于侧墙的修复作用，本发明实施例形成的导电沟槽侧壁表面向导电沟槽中心轴线突出的程度减小，甚至导电沟槽侧壁表面与基底表面垂直，因此本发明实施例中形成的导电沟槽底部不再具有缺口区域，导电沟槽侧壁与基底表面之间的拐角处的导电层质量高，从而提高填充满导电沟槽的导电层的质量，使得形成的半导体结构的电学性能及可靠性得到提高。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图16为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

请参考图5至图7，图5为立体结构示意图，图6为图5沿BB1方向切割的剖面结构示意图，图7为图5沿CC1方向切割的剖面结构示意图，提供基底200，所述基底200内具有隔离结构201，相邻隔离结构201之间的基底200表面形成有栅极结构，栅极结构两侧的基底200内形成有掺杂区(未图示)；在所述栅极结构顶部表面和侧壁表面、基底200表面、隔离结构201表面以及掺杂区表面形成层间介质层207。

所述基底200的材料为硅、锗、锗化硅、砷化镓、碳化硅或绝缘体上的硅，本实施例以所述基底200的材料为硅为例做示范性说明。

所述隔离结构201用于电隔离相邻有源区(AA，Active Area)，防止相邻有源区之间发生电连接，避免相邻的存储单元之间发生电连接。所述隔离结构201的填充材料为氧化硅、氮化硅或氮氧化硅。本实施例中所述隔离结构201为浅沟槽隔离结构，隔离结构201的填充材料为氧化硅。

所述栅极结构包括：位于基底200表面的隧穿介质层202、位于隧穿介质层202顶部表面的浮栅层203、位于浮栅层203顶部表面以及侧壁表面的栅间介质层204、位于栅间介质层204表面的控制栅层205。

所述隧穿介质层202用于电隔离基底200和浮栅层203。所述隧穿介质层202的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，采用热氧化工艺形成隧穿介质层202，所述隧穿介质层202的材料为氧化硅，隧穿介质层202的厚度为50埃至150埃。

在形成隧穿介质层202之后，还可以对基底200进行阱区离子掺杂。具体的，待形成的半导体器件为PMOS器件时，对基底200进行P型离子掺杂形成N型阱区；待形成的半导体器件为NMOS器件时，对基底200进行P型离子掺杂形成P型阱区。

所述浮栅层203的材料为多晶硅或掺杂的多晶硅。本实施例中，采用化学气相沉积工艺形成所述浮栅层203，所述浮栅层203的材料为多晶硅，浮栅层203的厚度为1000埃至6000埃。

所述栅间介质层204起到电隔离浮栅层203和控制栅层205的作用。所述栅极介质层204的材料为氧化硅、氮化硅或氮氧化硅；栅间介质层204为单层结构或叠层结构。本实施例中，所述栅间介质层204为氧化硅层-氮化硅层-氧化硅层的叠层结构(ONO，Oxide-Nitride-Oxide)，栅间介质层204的厚度为50埃至200埃。

所述控制栅层205的材料为多晶硅或掺杂的多晶硅，本实施例中所述控制栅层205的材料为多晶硅，厚度为1000埃至5000埃。

本实施例中，所述栅极结构还包括：位于控制栅层205顶部表面的栅掩蔽层206。所述栅掩蔽层206起到保护控制栅层205的作用，避免后续的刻蚀工艺对控制栅层205造成刻蚀损伤。所述栅掩蔽层206的材料为氮化硅、氮氧化硅或金属材料，例如金属材料为TiN或TaN。

作为一个具体实施例，在基底200表面形成隔离结构201以及栅极结构的工艺步骤包括：在所述基底200表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀去除部分厚度的基底200，在所述基底200内形成第一凹槽；形成填充满第一凹槽的隔离层，且隔离层顶部表面与图形化的掩膜层顶部表面齐平；去除所述图形化的掩膜层，相邻隔离层之间形成第二凹槽，所述第二凹槽底部表面暴露出基底200表面；在所述第二凹槽底部形成隧穿介质层202以及位于隧穿介质层202表面的浮栅层203；回刻蚀去除部分厚度的隔离层，暴露出浮栅层203的侧壁表面，剩余的隔离层作为隔离结构201；形成覆盖于浮栅层203顶部表面和侧壁表面、隔离结构201表面的栅间介质层204，在所述栅间介质层204表面形成控制栅层205；在所述控制栅层205表面形成图形化的第二掩膜层；以所述图形化的第二掩膜层为掩膜，图形化所述控制栅层205、栅间介质层204、浮栅层203以及隧穿介质层202，形成栅极结构，保留图形化的第二掩膜层作为栅极结构的栅掩蔽层206。

采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述栅掩蔽层206。

在形成栅极结构之后，对栅极结构两侧的基底200进行掺杂，形成掺杂区，所述掺杂区用于形成半导体结构的源极区以及漏极区。在一个实施例中，待形成的半导体结构为NMOS器件时，掺杂区的掺杂类型为N型掺杂，N型掺杂的掺杂离子为P、As或Sb；在另一实施例中，待形成的半导体结构为PMOS器件时，掺杂区的掺杂离子为P型掺杂，P型掺杂的掺杂离子为B、Ga或In。

在形成掺杂区之后，形成覆盖于所述栅极结构顶部表面和侧壁表面、基底200表面以及掺杂区表面的层间介质层207。所述层间介质层207顶部表面与栅极结构顶部表面齐平或高于栅极结构顶部表面。所述层间介质层207的材料为氧化硅、含碳氧化物或氮氧化硅。

所述层间介质层207的形成方法为化学气相沉积、原子层沉积或物理气相沉积等。

本实施例中，所述层间介质层207的材料为氧化硅，采用高纵宽比化学气相沉积工艺形成所述层间介质层207。

在形成层间介质层207之前，还可以包括步骤：在栅极结构顶部表面和侧壁表面、基底200表面以及掺杂区表面形成接触刻蚀停止层(CESL，Contact Etch Stop Layer)208(如图6及图7所示，图5中未图示)，在后续刻蚀层间介质层207以暴露出掺杂区表面时，所述接触刻蚀停止层208起到刻蚀停止作用，避免刻蚀工艺对掺杂区造成不必要的刻蚀。

本实施例中，同一刻蚀工艺对层间介质层207和对接触刻蚀停止层208的刻蚀速率不同，从而使接触刻蚀停止层208起到刻蚀停止作用。在一个实施例中，层间介质层207的材料为氧化硅，接触刻蚀停止层208的材料为氮化硅。

请参考图8及图9，图8为在图6基础上的结构示意图，图9为在图7基础上的结构示意图，在所述层间介质层207表面形成图形化的掩膜层209，所述图形化的掩膜层209内具有暴露出层间介质层207表面的开口210。

所述图形化的掩膜层209作为后续形成伪沟槽的掩膜，所述开口210的位置和尺寸决定了后续形成的伪沟槽的位置和尺寸。本实施例中，相邻伪沟槽之间的区域为待形成导电沟槽的区域，即相邻伪沟槽之间的区域为待形成导电层的区域，因此相邻伪沟槽之间的区域为形成有掺杂区的区域，而相邻伪沟槽隔离结构201上方。

因此，本实施例中，所述开口210位于隔离结构201上方，并且，为了提高后续形成的导电层与掺杂区的接触面积，本实施例中，所述开口210的在CC1切割线方向上的尺寸小于或等于隔离结构201顶部表面在CC1切割线方向上的尺寸，保证后续形成的导电层的底部面积大于或等于掺杂区表面的面积，使得掺杂区的表面均与导电层相接触。

所述开口210在BB1切割线方向上的尺寸大于或等于相邻栅极结构之间在BB1切割线方向上的尺寸，以保证后续完全刻蚀去除BB1切割线方向上的层间介质层207。本实施例为了降低图形化的掩膜层209的工艺难度，所述开口210的尺寸大于相邻栅极结构之间的尺寸，具体的，在沿BB1切割线方向上，开口210的尺寸大于相邻栅极结构之间的尺寸。

所述图形化的掩膜层209为单层结构或叠层结构。在一个实施例中，所述图形化的掩膜层209的材料为氮化硅。在另一实施例中，所述图形化的掩膜层209的材料包括光刻胶，图形化的掩膜层209的材料还可以包括底部抗反射材料、顶部抗反射材料或非晶碳中的一种或多种。图形化的掩膜层209的材料为光刻胶时，形成所述图形化的掩膜层209的方法可包括：采用干式或湿式扫描式光刻胶实现，也可以采用纳米压印(nano-imprint)技术实现，还可以采用自组装(self-assemble)技术实现。

本实施例中，所述图形化的掩膜层209为叠层结构，图形化的掩膜层209包括底部抗反射涂层以及位于底部抗反射涂层表面的光刻胶层。

请参考图10及图11，以所述图形化的掩膜层209(相应参考图8及图9)为掩膜，沿开口210(相应参考图8及图9)刻蚀所述层间介质层207，在所述层间介质层207内形成伪沟槽211，所述伪沟槽211底部暴露出隔离结构201表面，所述伪沟槽211暴露出栅极结构侧壁表面，伪沟槽211侧壁向两侧的层间介质层207凹陷，且向层间介质层207内凹陷的伪沟槽211侧壁表面具有第一凹陷度。

本实施例中，所述刻蚀工艺对层间介质层207以及接触刻蚀停止层208具有较高的刻蚀选择比，且刻蚀工艺对层间介质层207以及栅掩蔽层206具有较高的刻蚀选择比，以保证伪沟槽211底部暴露出接触刻蚀停止层208表面。具体的，形成伪沟槽211的刻蚀工艺对层间介质层207和对接触刻蚀停止层208的刻蚀选择比为1:1至10:1，形成伪沟槽211的刻蚀工艺层间介质层207以及栅掩蔽层206的刻蚀选择比为1:1至10:1。

采用干法刻蚀工艺刻蚀所述层间介质层207。在一个具体实施例中，所述干法刻蚀工艺的刻蚀气体包括CF₄或CHF₃中的一种或两种。

随着半导体结构尺寸的不断缩小，形成的伪沟槽211的深宽比越来越大，即需要刻蚀去除的层间介质层207的厚度越来越厚，不得不提高刻蚀工艺对层间介质层207与接触刻蚀停止层208之间、层间介质层207与栅掩蔽层206之间的刻蚀选择比。

当刻蚀工艺的刻蚀选择比越来越大时，在刻蚀过程中产生的反应副产物将越来越多，部分反应副产物从刻蚀腔室内逸出，而部分反应副产物将落在刻蚀后的层间介质层207表面；且由于反应副产物受到重力作用的影响，随着刻蚀形成的伪沟槽211的深度越来越深，所述反应副产物将更多的聚集在伪沟槽211的底部表面，造成刻蚀工艺对位于伪沟槽211底部的层间介质层207的刻蚀速率慢，而刻蚀工艺对伪沟槽211中间区域的刻蚀速率更快；同时，由于受到图形化的掩膜层209的保护作用，伪沟槽211的开口尺寸与图形化的掩膜层209的开口尺寸保持一致。

综合上述分析可知，当刻蚀工艺完成后，在切割线CC1方向上，形成的伪沟槽211的侧壁向两侧的层间介质层207凹陷，且伪沟槽211侧壁表面具有第一凹陷度。在切割线CC1切割的剖面上，将伪沟槽211侧壁上距离伪沟槽211中心轴线DD1最远的点定义为凹陷点E，将伪沟槽211底部与剩余层间介质层207接触的点定义为标准点F，凹陷点E与标准点F位于中心轴线DD1同一侧。

其中，所述第一凹陷度指的是：伪沟槽211的标准点F在x轴的坐标值与凹陷点E在x轴的坐标值之差，本实施例中，标准点F和凹陷点E均位于中心轴线DD1的左侧，那么标准点F在x轴的坐标值大于凹陷点E在x轴的坐标值，因此本实施例中第一凹陷度为正值，表示伪沟槽211侧壁向两侧层间介质层207凹陷。

而在切割线BB1方向上，由于伪沟槽211两侧暴露出的为接触刻蚀停止层208，覆盖于接触刻蚀停止层208表面的层间介质层207均被刻蚀去除，因此在切割线BB1方向上，伪沟槽211侧壁与基底200表面垂直。

在刻蚀去除位于栅极结构顶部表面的层间介质层207时，所述刻蚀工艺还可能会对位于层间介质层207下方的接触刻蚀停止层208以及栅掩蔽层206造成刻蚀；本实施例中，在控制栅层205表面形成有栅掩蔽层206，从而避免所述刻蚀工艺对控制栅层205造成刻蚀损伤。

可认为伪沟槽211具有四个侧壁，其中两个相对的侧壁暴露出来的为栅极结构侧壁表面，本实施例中，由于在形成层间介质层207之前形成了接触刻蚀停止层208，因此伪沟槽211两个相对的侧壁暴露出位于栅极结构侧壁表面的接触刻蚀停止层208；另外两个相对的侧壁即向两侧的层间介质层207凹陷，本实施例后续形成侧墙即是为了修复伪沟槽211向层间介质层207凹陷的两个侧壁。

后续提供工艺过程的结构示意图均在图11的基础上获得的。

请参考图12，形成覆盖于所述伪沟槽211底部表面和侧壁表面、层间介质层207表面的侧墙膜212。

本实施例中在后续形成绝缘层之前，在伪沟槽211底部表面和侧壁表面形成侧墙膜212，所述侧墙膜211用于后续形成覆盖于所述伪沟槽211侧壁表面的侧墙，修复伪沟槽211侧壁表面的凹陷度，使得伪沟槽211侧壁表面的凹陷度减小，从而减小伪沟槽211向两侧层间介质层207内凹陷的程度，防止后续形成的导电沟槽侧壁向导电沟槽中心轴线方向突出，提高后续形成的导电层的质量。

若后续直接在伪沟槽211内填充满绝缘层，然后去除层间介质层207以形成导电沟槽，则相邻伪沟槽211之间的区域为待形成导电沟槽的区域，因此相应的导电沟槽的侧壁向导电沟槽的中心轴线方向突出，后续在向导电沟槽内填充导电层时，导电沟槽侧壁与掺杂区表面之间的拐角处将被部分绝缘层所遮挡，会导致所述拐角处形成的导电层的质量差，进而造成填充满导电沟槽的导电层质量差且孔洞多。

在后续刻蚀去除层间介质层207的工艺过程中，还会刻蚀去除覆盖于伪沟槽211侧壁表面的侧墙，因此要求刻蚀工艺对层间介质层207和侧墙膜212的刻蚀速率相同或接近。在一个实施例中，所述侧墙膜212的材料与层间介质层207的材料相同。

作为一个实施例，所述层间介质层207的材料为氧化硅，侧墙膜212的材料为氧化硅；作为另一实施例，所述层间介质层207的材料为氮化硅，侧墙膜212的材料为氮化硅。

采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述侧墙膜212。在一个实施例中，所述侧墙膜212的材料为氧化硅，采用化学气相沉积工艺形成所述侧墙膜212的工艺参数为：反应气体包括硅源气体和氧源气体，其中，硅源气体包括SiH₄或SiH₂Cl₂，氧源气体包括O₂、O₃或H₂O，硅源气体流量为20sccm至200sccm，氧源气体流量为20sccm至200sccm，反应腔室压强为1托至50托，反应腔室温度为400摄氏度至650摄氏度。

若侧墙膜212的厚度过薄，则所述侧墙膜212起到修复伪沟槽211侧壁向两侧层间介质层207内凹陷区域的作用有限，在形成侧墙膜212后，具有侧墙膜212的伪沟槽211侧壁向两侧层间介质层207内凹陷程度仍较大；若侧墙膜212的厚度过厚，则后续形成的导电层的尺寸过大，相邻导电层之间的距离过小，容易造成相邻导电层之间的电连接。

为此，本实施例中所述侧墙膜212的厚度为50埃至200埃。

请参考图13，采用各向异性刻蚀工艺，刻蚀去除位于伪沟槽211底部表面以及层间介质层207顶部表面的侧墙膜212(参考图12)，形成覆盖于伪沟槽211侧壁表面的侧墙213。在所述侧墙213形成之后，所述伪沟槽211侧壁表面实际为侧墙213的表面，所述侧墙213用于改善伪沟槽211侧壁表面的凹陷度。本实施例中，在形成侧墙213后，伪沟槽211侧壁表面具有第二凹陷度。具体的，在切割线CC1切割的剖面上，将伪沟槽211侧壁上距离伪沟槽211中心轴线DD1最远的点定义为凹陷点E，，将伪沟槽211底部与剩余层间介质层207接触的点定义为标准点F，，凹陷点E，与标准点F，位于中心轴线DD1同一侧。

其中，第二凹陷度指的是：伪沟槽211的标准点F，在x轴的坐标值与凹陷点E，在x轴的坐标值之差，本实施例中标准点F，和凹陷点E，均位于中心轴线DD1的左侧。

在一个实施例中，第二凹陷度为0，那么在形成侧墙213后，伪沟槽211侧壁表面与底部表面垂直。

在另一实施例中，第二凹陷度为负值，即伪沟槽211的标准点F，在x轴的坐标值小于凹陷点E，在x轴的坐标值之差，即伪沟槽211侧壁表面实际上是向中心轴线DD1突出，那么相应的，后续在形成绝缘层且去除层间介质层207和侧墙213以形成导电沟槽后，所述导电沟槽侧壁向两侧的绝缘层突出，使得向导电沟槽底部形成导电层的工艺窗口增加，有利于提高形成的导电层的质量，避免在导电沟槽底部的导电层内产生孔洞。在其他实施例中，即使第二凹陷度仍为正值，在形成侧墙213后，伪沟槽211的第二凹陷度仍将小于第一凹陷度，从而减小了后续形成的导电沟槽侧壁向导电沟槽中心轴线突出的程度，仍然提高了在导电沟槽底部形成导电层的工艺窗口，提高形成的导电层的质量。

本实施例中，采用各向异性刻蚀工艺刻蚀侧墙膜212以形成侧墙213。为避免在刻蚀过程中刻蚀反应副产物聚集在伪沟槽211底部表面，防止刻蚀形成的侧墙213侧壁表面仍具有较大的凹陷度，在刻蚀工艺过程中除提供主刻蚀气体外，还提供辅助刻蚀气体。所述辅助刻蚀气体一方面能够起到稀释主刻蚀气体的作用，降低刻蚀工艺对侧墙膜212的刻蚀速率，以减小刻蚀反应副产物产生的速率；另一方面，所述辅助刻蚀气体还可以起到将刻蚀反应副产物带离刻蚀腔室的作用，以减小刻蚀腔室内刻蚀反应副产物的量，进一步防止刻蚀反应副产物在伪沟槽211底部表面聚集。

本实施例中，所述主刻蚀气体包括C_xF_y，例如C_xF_y包括CF₄或C₃H₈，所述辅助刻蚀气体包括O₂、H₂、Ar、N₂或C_mH_nF_z中的一种或多种，C_mH_nF_z包括CHF₃或CH₂F₂等。

本实施例中，所述各向异性刻蚀工艺的工艺参数为：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括C_xF_y气体，辅助刻蚀气体包括O₂、H₂、Ar、N₂或C_mH_nF_z中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦。

请参考图14，在形成侧墙213后，形成覆盖于所述侧墙213表面且填充满伪沟槽211(参考图13)的绝缘层214，且同一刻蚀工艺对层间介质层207和对绝缘层214的刻蚀速率不同。

后续在刻蚀去除层间介质层207以及侧墙213的工艺过程中，刻蚀工艺对绝缘层214的刻蚀速率非常小甚至不造成刻蚀，也就是说，刻蚀工艺对层间介质层207和绝缘层214具有很高的刻蚀选择比。

本实施例中，所述层间介质层207和侧墙213的材料为氧化硅，那么绝缘层214的材料为氮化硅。在其他实施例中，层间介质层和侧墙的材料还可以为氮化硅，绝缘层的材料为氧化硅。

采用化学气相沉积、物理气相沉积或原子层沉积工艺形成所述绝缘层214。

本实施例采用高纵宽比化学气相沉积工艺形成所述绝缘层214，提高绝缘层214的填充效果，防止位于伪沟槽211底部的绝缘层214内具有孔洞，提高伪沟槽211的电隔离效果。

请参考图15，刻蚀去除层间介质层207(参考图14)和侧墙213(参考图14)，在相邻绝缘层214之间形成导电沟槽215，所述导电沟槽215底部暴露出掺杂区表面。

采用湿法刻蚀工艺，刻蚀去除所述层间介质层207和侧墙213。作为一个具体实施例，湿法刻蚀工艺的刻蚀液体为氢氟酸溶液，其中，氢氟酸和去离子水的体积比为1:300至1:700。

在其他实施例中，层间介质层207和侧墙213的材料为氮化硅时，湿法刻蚀工艺的刻蚀液体为磷酸溶液。

本实施例中，由于在掺杂区表面形成有接触刻蚀停止层208，因此在去除层间介质层207和侧墙213后，还包括步骤：刻蚀去除位于掺杂区表面的接触刻蚀停止层208，以暴露出掺杂区表面。采用干法刻蚀或湿法刻蚀工艺刻蚀去除位于掺杂区表面的接触刻蚀停止层208。

在去除层间介质层207和侧墙213后，在相邻绝缘层214之间形成导电沟槽215。

由于本实施例在形成绝缘层214之前，在伪沟槽211(参考图13)侧壁表面形成了侧墙213，所述侧墙213适于修复伪沟槽211侧壁向两侧的层间介质层207凹陷的区域，减小伪沟槽211向两侧层间介质层207内的凹陷度。在一个实施例中，在形成侧墙213后，伪沟槽211侧壁表面的第二凹陷度为0，即第二伪沟槽211侧壁表面垂直于基底200表面，相应形成的导电沟槽215侧壁表面垂直于基底200表面。在另一实施例中，在形成侧墙213后，伪沟槽211侧壁表面的第二凹陷度为负值，伪沟槽211侧壁表面向伪沟槽211中心轴线DD1突出，相应形成的导电沟槽215侧壁表面向两侧的绝缘层214内凹陷，使得后续在导电沟槽215底部表面形成导电层的工艺窗口增加，提高形成的导电层的质量。在其他实施例中，在形成侧墙213后，即使伪沟槽211侧壁表面的第二凹陷度为正值，但是由于第二凹陷度仍小于第一凹陷度，因此本实施例中后续在导电沟槽215底部表面形成导电层的工艺窗口仍然增加了。

请参考图16，形成填充满所述导电沟槽215(参考图15)的导电层。

所述导电层为单层结构或叠层结构。所述导电层为单层结构时，所述导电层包括填充满导电沟槽215的导电体层。

本实施例中，所述导电层为叠层结构，所述导电层包括：位于导电沟槽215底部和侧壁表面的扩散阻挡层216、位于扩散阻挡层216表面且填充满导电沟槽215的导电体层217。所述扩散阻挡层216起到防止导电体层217中金属原子扩散至不期望区域的作用；所述扩散阻挡层216还起到提高导电体层217与绝缘层214之间粘附性的作用；并且，与直接在绝缘层214表面以及掺杂区表面形成导电体层相比，本实施例在扩散阻挡层216表面形成的导电体层217的质量更优。

所述扩散阻挡层216的材料为TiN或TaN。本实施例中，所述扩散阻挡层216的材料为TiN，采用物理溅射法形成所述扩散阻挡层。具体的，提供氮化钛靶材，采用一定能量的粒子轰击氮化钛靶材，所述粒子与氮化钛靶材中的原子发生碰撞，粒子的能量转移给氮化钛靶材中的原子，当原子获得的动能大于表面结合能时，所述获得一定能量的原子脱离氮化钛靶材，向导电沟槽215底部和侧壁表面运动，从而在导电沟槽215底部和侧壁表面形成扩散阻挡层216。

而本实施例中，由于导电沟槽215侧壁表面与基底200垂直、或者导电沟槽215侧壁表面向两侧绝缘层214内凹陷，因此氮化钛靶材中的原子能够运动至导电沟槽215侧壁与掺杂区表面之间的拐角处，使得导电沟槽215侧壁与掺杂区表面之间拐角处形成的扩散阻挡层质量较高。

即使本实施例导电沟槽215侧壁表面仍向导电沟槽215的中心轴线突出，所述突出程度将小于未形成有侧墙时导电沟槽侧壁表面的突出程度，因此本实施例形成的扩散阻挡层216的质量仍会有所提高。

所述物理溅射法提供的溅射气氛气体为Ar，若溅射气氛气体流量过低，则与氮化钛靶材表面原子发生碰撞的高能粒子的含量过少，影响形成的扩散阻挡层216的质量；若溅射气氛气体流量过高，则与氮化钛靶材表面原子发生碰撞的粒子量过多，容易造成形成的扩散阻挡层216厚度过厚；若溅射功率过低，则粒子本身具有的能量偏低，导致氮化钛靶材表面原子难以脱离氮化钛靶材；若溅射功率过高，则粒子本身具有的能量过高，氮化钛靶材表面原子获得的能量高，且脱离氮化钛靶材表面的原子量过多，容易造成扩散阻挡层216的厚度难以控制，并且脱离氮化钛靶材表面的原子还会扩散进入掺杂区内，影响掺杂区的电学性能。

为此，本实施例中，所述物理溅射法的工艺参数为：提供氮化钛靶材，溅射气氛气体为Ar，Ar流量为20sccm至100sccm，溅射功率为1000瓦至3500瓦。

所述导电体层217的材料为铜、铝或钨，本实施例中，所述导电体层217的材料为钨，采用有机金属化学气相沉积法(MOCVD，Metal-organic Chemical Vapor Deposition)形成导电体层217。

作为一个具体实施例，所述有机金属化学气相沉积法的工艺参数为：反应气体包括WF₆和H₂，其中，WF₆的流量为100sccm至500sccm，H₂流量为1000sccm至20000sccm，反应腔室温度为300摄氏度至450摄氏度。

一方面，本实施例中形成的扩散阻挡层216的质量高，特别的，在导电沟槽215侧壁与掺杂区表面之间的拐角处的扩散阻挡层216的质量高；另一方面，与现有技术相比，在导电沟槽215侧壁与掺杂区表面之间拐角处形成导电体层217的工艺窗口更大，使得所述拐角处形成的导电体层217的质量更好，避免在所述拐角处的导电层217内形成孔洞。其具体分析可参考前述说明，在此不再赘述。与现有技术相比，本实施例形成的导电层的质量更高，且导电层内的孔洞更少，从而提高了形成的半导体结构的电学性能以及可靠性。

若在形成伪沟槽后未进行形成侧墙的工艺步骤，那么在形成导电层之前，导电沟槽侧壁向导电沟槽中心轴线突出，即导电沟槽侧壁与掺杂区表面之间的拐角处正上方被绝缘层所阻挡；当采用物理溅射法形成扩散阻挡层时，由于所述绝缘层的阻挡作用，造成导电沟槽侧壁与掺杂区表面之间的拐角处形成的扩散阻挡层质量差，更严重的，所述拐角处未被扩散阻挡层覆盖，因此现有技术形成的扩散阻挡层的质量很差；在所述扩散阻挡层表面形成导电体层时，也会造成形成的导电体层的质量差。并且，由于所述拐角处正上方被绝缘层所述覆盖，由于绝缘层的阻挡作用，也会造成拐角处的导电层的质量差孔洞较多，造成半导体结构的电学性能及可靠性低下。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种半导体结构的形成方法，其特征在于，包括：

提供基底，所述基底内具有隔离结构，相邻隔离结构之间的基底表面形成有栅极结构，所述栅极结构两侧的基底内形成有掺杂区，且基底表面、隔离结构表面以及栅极结构顶部和侧壁表面具有层间介质层；

刻蚀所述层间介质层，在所述层间介质层内形成伪沟槽，所述伪沟槽暴露出隔离结构表面以及栅极结构侧壁表面，且所述伪沟槽侧壁向层间介质层凹陷，向层间介质层凹陷的伪沟槽侧壁表面具有第一凹陷度；

形成覆盖于所述伪沟槽侧壁表面的侧墙，使所述伪沟槽侧壁表面具有第二凹陷度，且第二凹陷度小于第一凹陷度；

形成覆盖于所述侧墙表面且填充满伪沟槽的绝缘层；

在形成绝缘层后，刻蚀去除所述层间介质层以及侧墙，在相邻绝缘层之间形成导电沟槽，所述导电沟槽底部暴露出掺杂区表面；

形成填充满所述导电沟槽的导电层。

2.如权利要求1所述半导体结构的形成方法，其特征在于，形成所述侧墙的工艺步骤包括：在形成伪沟槽后，形成覆盖于层间介质层表面、伪沟槽底部和侧壁表面的侧墙膜；采用各向异性刻蚀工艺，刻蚀去除位于伪沟槽底部以及层间介质层顶部表面的侧墙膜，形成覆盖于所述伪沟槽侧壁表面的侧墙。

3.如权利要求2所述半导体结构的形成方法，其特征在于，所述各向异性刻蚀工艺的工艺参数为：刻蚀气体包括主刻蚀气体和辅助刻蚀气体，主刻蚀气体包括C_xF_y气体，辅助刻蚀气体包括O₂、H₂、Ar、N₂或C_mH_nF_z中的一种或多种，刻蚀气体总流量为10sccm至10000sccm，源功率为100瓦至5000瓦，偏置功率为0瓦至500瓦。

4.如权利要求1所述半导体结构的形成方法，其特征在于，所述层间介质层和侧墙的材料为氧化硅。

5.如权利要求4所述半导体结构的形成方法，其特征在于，所述绝缘层的材料为氮化硅。

6.如权利要求1所述半导体结构的形成方法，其特征在于，所述层间介质层和侧墙的材料为氮化硅。

7.如权利要求6所述半导体结构的形成方法，其特征在于，所述绝缘层的材料为氧化硅。

8.如权利要求1所述半导体结构的形成方法，其特征在于，采用湿法刻蚀工艺，刻蚀去除所述层间介质层以及侧墙。

9.如权利要求8所述半导体结构的形成方法，其特征在于，所述湿法刻蚀工艺的刻蚀液体为氢氟酸溶液。

10.如权利要求1所述半导体结构的形成方法，其特征在于，所述导电层包括：位于导电沟槽底部表面和侧壁表面的扩散阻挡层、位于扩散阻挡层表面且填充满导电沟槽的导电体层。

11.如权利要求10所述半导体结构的形成方法，其特征在于，采用物理溅射法形成所述扩散阻挡层。

12.如权利要求11所述半导体结构的形成方法，其特征在于，所述扩散阻挡层的材料为氮化钛，物理溅射法的工艺参数为：提供氮化钛靶材，溅射气氛气体为Ar，Ar流量为20sccm至100sccm，溅射功率为1000瓦至3500瓦。

13.如权利要求10所述半导体结构的形成方法，其特征在于，所述导电体层的材料为铜、铝或钨。

14.如权利要求1所述半导体结构的形成方法，其特征在于，在所述层间介质层内形成伪沟槽的工艺步骤包括：在所述层间介质层表面形成图形化的掩膜层；以所述图形化的掩膜层为掩膜，刻蚀所述层间介质层至暴露出隔离结构表面，在所述层间介质层内形成伪沟槽；去除所述图形化的掩膜层。

15.如权利要求14所述半导体结构的形成方法，其特征在于，所述图形化的掩膜层的材料包括光刻胶；所述图形化的掩膜层的材料还包括底部抗反射材料、顶部抗反射材料或非晶碳中的一种或多种。

16.如权利要求1所述半导体结构的形成方法，其特征在于，所述栅极结构包括：位于基底表面的隧穿介质层、位于隧穿介质层表面的浮栅层、位于浮栅层顶部表面和侧壁表面的栅间介质层、位于栅间介质层表面的控制栅层以及位于控制栅层表面的栅掩蔽层。

17.如权利要求16所述半导体结构的形成方法，其特征在于，所述栅掩蔽层的材料为氧化硅、氮化硅、TiN或TaN。

18.如权利要求1所述半导体结构的形成方法，其特征在于，形成的半导体结构为NOR型闪存器件。