CN105575439B - 一种存储单元失效纠错的方法及存储器 - Google Patents
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Abstract
本申请公开了一种存储单元失效纠错的方法，应用于存储器，方法包括：存储器存储有第一数据集合；当第一数据集合内出现错误比特时，通过校验第一数据集合的校验码对错误比特进行纠错；若通过校验第一数据集合的校验码对错误比特进行纠错失败，则确定存储器内的第二数据集合，第一数据集合与第二数据集合存在预设关联关系，第二数据集合内包含错误比特；通过校验第二数据集合的校验码对错误比特进行纠错。这样，一个数据集合内即使出现了多个错误的比特，导致该数据集合的校验码无法进行纠错时，也能够通过另外的同样包含有该错误比特的数据集合的校验码对该错误比特进行一一纠错，提高了纠错的成功率。
Description
技术领域
本申请涉及存储领域，尤其涉及一种存储单元失效纠错的方法及存储器。
背景技术
任何***的实现都需要硬件设备的支持，硬件设备中常用的设备为具有存储功能的芯片，芯片需要对接收到的数据存储时，需要进行写入过程，当需要输出芯片中的数据时，则对芯片中所存储的数据进行输出读取过程。然而，在进行写入过程或者读取过程中，均无法避免可能造成的写入出错以及读取出错。对于写入出错或读取出错体现为两种情况，一种是比特(bit)硬失效，另一种是比特软失效，比特硬失效指的的是芯片中的硬件设备存储器中某个用于存放比特的位置出现硬件损坏，导致该位置只能存储一种比特，比如只能存储为“1”的比特，而对于需要写入为“0”的比特，也存储为“1”。比特软失效指的是在对芯片中的存储器进行写入或读取的过程中，由于数据在传输过程中由于波动跳变导致的比特出错。比特硬失效只能通过对硬件存储器修复来进行纠错，而比特软失效，则可以通过设计纠错方法来进行纠错，目前所提出的纠错方法中主要是针对比特软失效的情况。
当前具有存储功能的芯片内部所采用的纠错检错方案都是错误检查和纠正(英文全称：Error Correcting Code，英文缩写：ECC)方案，而ECC方案都是线形的存储，考虑功耗和面积的问题，该方案只能对读写的数据中单个比特进行纠错，如果碰到读写中造成的多bit失效或错误，目前所使用的ECC方案无法进行纠错，使得纠错成功率较低。
发明内容
本申请提供了一种存储单元失效纠错的方法，可实现提高存储器内存储单元失效纠错的成功率，本申请还提供了相关的存储器。
第一方面提供一种存储单元失效纠错的方法，应用于存储器，
存储器内设置有N个存储单元，每个存储单元用于存储一个比特数，M个存储器单元所存储的比特数组成第一数据集合；
在对M个存储单元进行写入比特数或读取比特数时，即对M个存储单元写入或读取第一数据集合时，相应地生成用于校验M个存储单元内第一数据集合的校验码；通过该校验码检测该M个存储单元内是否有错误比特，当第一数据集合内出现错误比特时，再通过该校验码对该错误比特进行第一次纠错；
若第一次纠错失败，则确定与第一数据集合存在关联关系的的第二数据集合，第二数据集合是由Y个存储单元所存储的比特数组成的，其中，所述第二数据集合内包含所述错误比特，第一数据集合与第二数据集合的关联关系可以通过一个关联比特实现；第二数据集合有对应的用于校验第二数据集合的校验码，则能够通过校验第二数据集合的校验码对所述错误比特进行纠错。这样，一个数据集合内即使出现了多个错误的比特，导致该数据集合的校验码无法进行纠错时，也能够通过另外的同样包含有该错误比特的数据集合的校验码对该错误比特进行一一纠错，提高了纠错的成功率。
一种可能的实现方式中，校验第一数据集合的校验码以及校验第二数据集合的校验码均由所述存储器的芯片独立生成。
通过对存储器的芯片进行电路设计，使得当存储器在存储单元内写入或读取数据时，自动生成对应的校验码，这样，校验码的生成不用通过处理器进行调度校验码函数计算生成，提高了校验码的生成效率，也提高了校验码的查错纠错效率。
另一种可能的实现方式中，校验所述第一数据集合的校验码由存储器的芯片独立生成，校验第二数据集合的校验码由处理器通过调用校验码函数生成。
由于存储器在生产厂商对存储器进行生成时，可能固定了存储器的芯片只能对第一数据集合的校验码进行独立生成，为了使得已经生产的存储器适用于本申请所提供的纠错方法，所以对于第二数据集合的校验码，可以通过处理器通过调用校验码函数计算生成，即无需对存储器的芯片进行改动，提高了产品的兼容性。
第二方面提供一种存储器，所述存储器存储有第一数据集合和第二数据集合，所述存储器包括纠错单元和确定单元；
所述纠错单元用于：当所述第一数据集合内出现错误比特时，通过校验所述第一数据集合的校验码对所述错误比特进行纠错；
所述确定单元用于：若无法通过校验所述第一数据集合的校验码对所述错误比特进行纠错，确定所述存储器内的第二数据集合，所述第一数据集合与所述第二数据集合存在预设关联关系，所述第二数据集合内包含所述错误比特；
所述纠错单元还用于：通过校验所述第二数据集合的校验码对所述错误比特进行纠错。
另一种可能的实现方式中，存储器包括I/O接口、控制器、缓存以及存储介质，所述I/O接口与所述控制器连接，所述控制器与所述缓存连接，所述缓存与所述存储介质连接；所述存储介质内存储有第一数据集合和第二数据集合，所述控制器用于实现以下方法：
当所述存储介质内的第一数据集合内出现错误比特时，通过校验所述第一数据集合的校验码对所述错误比特进行纠错；
若无法通过校验所述第一数据集合的校验码对所述错误比特进行纠错，确定所述存储介质内的第二数据集合，所述第一数据集合与所述第二数据集合存在预设关联关系，所述第二数据集合内包含所述错误比特；
通过校验所述第二数据集合的校验码对所述错误比特进行纠错。
附图说明
图1为本申请中一种存储单元失效纠错的方法的示意图；
图2为本申请中第一数据集合与第二数据集合的关联关系的一个示意图；
图3为本申请中第一数据集合与第二数据集合的关联关系的另一示意图；
图4为本申请中一种存储器的示意图；
图5为本申请中另一种存储器的示意图。
具体实施方式
本申请提供了一种存储单元失效纠错的方法及存储器，用于提高对存储器内存储单元失效纠错的成功率。
下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
参照图1所示，本申请提供一种存储单元失效纠错的方法，应用于存储器，包括以下步骤：
101、所述存储器存储有第一数据集合；当所述第一数据集合内出现错误比特时，通过校验所述第一数据集合的校验码对所述错误比特进行纠错；
存储器内所存储的数据均是以二进制数的比特形式存储的，一个比特具有“0”或“1”的表现形式，一串有序的比特用于表示该数据的具体内容。存储器对比特的存储均是通过线性存储的，而对于一段线性存储的比特可以形成一个数据集合。由于在对比特进行存储时，可能会造成某个比特出现错误，使得数据内容有误，所以存储器内需生成有用于校验数据集合的校验码。
校验码具有查错和纠错能力，存储器内生成有用于校验所述第一数据集合的校验码，当检测到第一数据集合内出现错误比特时，则能够通过校验所述第一数据集合的校验码对所述错误比特进行纠错，将错误的比特改为正确。
102、若通过校验所述第一数据集合的校验码对所述错误比特进行纠错失败，则确定所述存储器内的第二数据集合，所述第一数据集合与所述第二数据集合存在预设关联关系，所述第二数据集合内包含所述错误比特；
由于目前的校验码纠错方案，只能对一段线性比特进行一个比特的纠错和两个比特的查错，而当一段线性比特中出现两个或两个以上的错误比特时，目前的校验码方案无法进行纠错，也不能保证能检测出错。所以在校验所述第一数据集合的校验码对所述第一数据集合进行纠错时，可能会出现纠错失败的情况。此时表明所述第一数据集合内出现的错误比特包括两个或两个以上，为了对所述第一数据集合内出现的两个或两个以上的错误比特进行纠错，本申请提供一种二维纠错方法，本方法中需先确定与所述第一数据集合关联的第二数据集合，所述第二数据集合内包含所述错误比特。如图2所示，若把存储器的存储逻辑当做一个存储面，且第一数据集合为存储面中的行，而第二数据集合则可以为存储面中的列，第一数据集合与第二数据集合存在关联，使得第一数据集合与第二数据集合存在重合的比特。当第一数据集合内出现两个或两个以上的错误比特时，则可以确定错误比特所在列中的第二数据集合。
103、通过校验所述第二数据集合的校验码对所述错误比特进行纠错；
如图2所示，第二数据集合，即图2中的列也有对应的校验码对第二数据集合进行纠错和查错，当校验第一数据集合的校验码纠错失败时，则通过校验第二数据集合的校验码对错误比特进行纠错，以实现对一个数据集合中出现两个或两个以上的错误比特进行纠错，提高了数据的准确性。
当校验所述第二数据集合的校验码对所述错误比特进行纠错失败时，则表示第二数据集合内还出现了另外一个或多个错误比特，这种情况下，同样可以使用本申请所提供的二维纠错方法对第二数据集合内出现的另外的错误比特进行纠错，即，确定所述另外的错误比特所属的另外的数据集合，再通过对另外的数据集合进行纠错以对该另外的错误比特进行纠错，对所述另外的错误比特纠错成功后，再通过校验所述第二数据集合的校验码对所述第二数据集合进行纠错，这样，多个数据集合内所出现的错误比特均能够对其进行纠错处理。
例如，参照图3所示，将存储器内的存储逻辑设为一个存储面，第一数据集合包括1至8行，第二数据集合包括1至8列。对于第1行出现了第一错误比特301，则通过第1行所对应的校验码对所述第一错误比特301进行纠错；对于第2行出现的第二错误比特302以及第三错误比特303，则通过第2列所对应的校验码对第二错误比特302进行纠错；通过第4列所对应的校验码对第三错误比特303进行纠错，由于第4列还出现了第四错误比特304，则通过第3行所对应的校验码对第四错误比特304进行纠错，纠错成功后，再通过第4列所对应的校验码对第三错误比特303进行纠错；另一种可能的实现方式中，在第2列所对应的校验码对第二错误比特302纠错成功后，还可以通过第2行所对应的校验码对第三错误比特303进行纠错。以此，实现了对第2行出现的两个错误比特进行纠错成功，提高了对存储数据的纠错能力，同时也提高了存储器对数据存储的准确性。
一种可能的实现方式中，所述校验所述第一数据集合的校验码以及所述校验所述第二数据集合的校验码均由所述存储器的芯片独立生成。
为了提高校验码生成的速率，第一数据集合的校验码有存储器的芯片独立生成，即存储面中的所有行所对应的校验码由存储器的芯片独立生成；第二数据集合的校验码亦同。这样，行和列的校验码都不用处理器调度校验码函数进行计算生成，提高了校验码生成的速率，提高了对数据集合校验的效率。
另一种可能的实现方式中，所述校验所述第一数据集合的校验码由所述存储器的芯片独立生成，所述校验所述第二数据集合的校验码由处理器通过调用校验码函数生成。
由于现有的存储器中，在生产厂商对存储器进行生成时，则固定了存储器的芯片只能对第一数据集合的校验码进行独立生成，即只能对所有行的校验码通过存储器的芯片独立生成，或者只能对所有列的校验码通过存储器的芯片独立生成，为了使得已经生产的存储器适用于本申请所提供的二维纠错方法，所以对于所述第二数据集合的校验码，可以通过处理器通过调用校验码函数进行生成，即无需对存储器的芯片进行改动，通过软实现的方式使用本方法，提高了产品的兼容性。
另一种可能的实现方式中，所述校验码为汉明码。
由于汉明码校验为现有中比较常用的且纠错查错成功率较高的一种校验码，为了提高本申请所提供的二维纠错方法的纠错成功率，本申请所采用的校验码也可以通过汉明码实现。
参照图4所示，本申请提供一种存储器400，所述存储器400存储有第一数据集合和第二数据集合，所述存储器包括纠错单元401和确定单元402；
所述纠错单元401用于：当所述第一数据集合内出现错误比特时，通过校验所述第一数据集合的校验码对所述错误比特进行纠错；
详细内容参照101所述。
所述确定单元402用于：若无法通过校验所述第一数据集合的校验码对所述错误比特进行纠错，确定所述存储器内的第二数据集合，所述第一数据集合与所述第二数据集合存在预设关联关系，所述第二数据集合内包含所述错误比特；
详细内容参照102所述。
所述纠错单元401还用于：通过校验所述第二数据集合的校验码对所述错误比特进行纠错；
详细内容参照103所述。
一种可能的实现方式中，所述错误比特为两个或两个以上。
一种可能的实现方式中，所述校验所述第一数据集合的校验码以及所述校验所述第二数据集合的校验码均由所述存储器的芯片独立生成。
一种可能的实现方式中，所述校验所述第一数据集合的校验码由所述存储器的芯片独立生成，所述校验所述第二数据集合的校验码由处理器通过调用校验码函数生成。
一种可能的实现方式中，所述校验码为汉明码。
参照图5所示，本申请提供一种存储器500，所述存储器500包括I/O接口501、控制器502、缓存503以及存储介质504，其中存储介质504包括n个，所述I/O接口501与所述控制器502连接，所述控制器502与所述缓存503连接，所述缓存503与所述存储介质504连接；所述存储介质504内存储有第一数据集合和第二数据集合，所述控制器502用于实现以下方法：
当所述存储介质504内的第一数据集合内出现错误比特时，通过校验所述第一数据集合的校验码对所述错误比特进行纠错；
若无法通过校验所述第一数据集合的校验码对所述错误比特进行纠错，确定所述存储介质504内的第二数据集合，所述第一数据集合与所述第二数据集合存在预设关联关系，所述第二数据集合内包含所述错误比特；
通过校验所述第二数据集合的校验码对所述错误比特进行纠错。
所述存储器500可以包括易失性存储器(英文：volatile memory)，例如随机存取存储器(英文：random-access memory，缩写：RAM)；存储器也可以包括非易失性存储器(英文：non-volatile memory)，例如快闪存储器(英文：flash memory)，硬盘(英文：hard diskdrive，缩写：HDD)或固态硬盘(英文：solid-state drive，缩写：SSD)；存储器500还可以包括上述种类的存储器的组合。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的***，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的***，装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
以上所述，以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (11)
1.一种存储单元失效纠错的方法，应用于存储器，其特征在于，所述方法包括：
所述存储器存储有第一数据集合；
当所述第一数据集合内出现错误比特时，通过校验所述第一数据集合的校验码对所述错误比特进行纠错；
若通过校验所述第一数据集合的校验码对所述错误比特进行纠错失败，则确定所述存储器内的第二数据集合，所述第一数据集合与所述第二数据集合存在预设关联关系，所述第二数据集合内包含所述错误比特；
通过校验所述第二数据集合的校验码对所述错误比特进行纠错；
若通过校验所述第二数据集合的校验码对所述错误比特进行纠错失败，则确定所述第二数据集合内还存在另外的错误比特；
确定所述另外的错误比特所属的另外的数据集合；
通过校验所述另外的数据集合的校验码对所述另外的错误比特进行纠错；
对所述另外的错误比特纠错成功后，再次通过校验所述第二数据集合的校验码对所述错误比特进行纠错。
2.根据权利要求1所述的方法，其特征在于，所述错误比特为两个或两个以上。
3.根据权利要求1或2所述的方法，其特征在于，所述校验所述第一数据集合的校验码以及所述校验所述第二数据集合的校验码均由所述存储器的芯片独立生成。
4.根据权利要求1或2所述的方法，其特征在于，所述校验所述第一数据集合的校验码由所述存储器的芯片独立生成，所述校验所述第二数据集合的校验码由处理器通过调用校验码函数生成。
5.根据权利要求1所述的方法，其特征在于，所述校验所述第一数据集合的校验码、所述校验所述第二数据集合的校验码和所述校验所述另外的数据集合的校验码为错误检查和纠正ECC码。
6.一种存储器，其特征在于，所述存储器存储有第一数据集合和第二数据集合，所述存储器包括纠错单元和确定单元；
所述纠错单元用于：当所述第一数据集合内出现错误比特时，通过校验所述第一数据集合的校验码对所述错误比特进行纠错；
所述确定单元用于：若无法通过校验所述第一数据集合的校验码对所述错误比特进行纠错，确定所述存储器内的第二数据集合，所述第一数据集合与所述第二数据集合存在预设关联关系，所述第二数据集合内包含所述错误比特；
所述纠错单元还用于：通过校验所述第二数据集合的校验码对所述错误比特进行纠错；
所述确定单元还用于：若通过校验所述第二数据集合的校验码对所述错误比特进行纠错失败，则确定所述第二数据集合内还存在另外的错误比特；
确定所述另外的错误比特所属的另外的数据集合；
所述纠错单元还用于：通过校验所述另外的数据集合的校验码对所述另外的错误比特进行纠错；
对所述另外的错误比特纠错成功后，再次通过校验所述第二数据集合的校验码对所述错误比特进行纠错。
7.根据权利要求6所述的存储器，其特征在于，所述错误比特为两个或两个以上。
8.根据权利要求6或7所述的存储器，其特征在于，所述校验所述第一数据集合的校验码以及所述校验所述第二数据集合的校验码均由所述存储器的芯片独立生成。
9.根据权利要求6或7所述的存储器，其特征在于，所述校验所述第一数据集合的校验码由所述存储器的芯片独立生成，所述校验所述第二数据集合的校验码由处理器通过调用校验码函数生成。
10.根据权利要求6所述的存储器，其特征在于，所述校验所述第一数据集合的校验码、所述校验所述第二数据集合的校验码和所述校验所述另外的数据集合的校验码为汉明码。
11.一种存储器，其特征在于，所述存储器包括I/O接口、控制器、缓存以及存储介质，所述I/O接口与所述控制器连接，所述控制器与所述缓存连接，所述缓存与所述存储介质连接；所述存储介质内存储有第一数据集合和第二数据集合，所述控制器用于实现以下方法：
当所述存储介质内的第一数据集合内出现错误比特时，通过校验所述第一数据集合的校验码对所述错误比特进行纠错；
若无法通过校验所述第一数据集合的校验码对所述错误比特进行纠错，确定所述存储介质内的第二数据集合，所述第一数据集合与所述第二数据集合存在预设关联关系，所述第二数据集合内包含所述错误比特；
通过校验所述第二数据集合的校验码对所述错误比特进行纠错；
若通过校验所述第二数据集合的校验码对所述错误比特进行纠错失败，则确定所述第二数据集合内还存在另外的错误比特；
确定所述另外的错误比特所属的另外的数据集合；
通过校验所述另外的数据集合的校验码对所述另外的错误比特进行纠错；
对所述另外的错误比特纠错成功后，再次通过校验所述第二数据集合的校验码对所述错误比特进行纠错。
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Legal Events
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Effective date of registration: 20200407 Address after: Room 707, block a, Gaoxin Guozhi building, No. 3, Dongyi second lane, Taiyuan Xuefu Park, comprehensive reform demonstration zone, Taiyuan City, Shanxi Province Applicant after: Shanxi Changhe Technology Co.,Ltd. Address before: 625, room 269, Connaught platinum Plaza, No. 518101, Qianjin Road, Xin'an street, Shenzhen, Guangdong, Baoan District Applicant before: SHENZHEN SHANGGE INTELLECTUAL PROPERTY SERVICE Co.,Ltd. Effective date of registration: 20200407 Address after: 625, room 269, Connaught platinum Plaza, No. 518101, Qianjin Road, Xin'an street, Shenzhen, Guangdong, Baoan District Applicant after: SHENZHEN SHANGGE INTELLECTUAL PROPERTY SERVICE Co.,Ltd. Address before: 518129 Bantian HUAWEI headquarters office building, Longgang District, Guangdong, Shenzhen Applicant before: HUAWEI TECHNOLOGIES Co.,Ltd. |
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| TA01 | Transfer of patent application right | ||
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| GR01 | Patent grant | ||
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Denomination of invention: A method for error correction of memory unit failure and memory Effective date of registration: 20210830 Granted publication date: 20200428 Pledgee: China Everbright Bank Taiyuan branch Pledgor: Shanxi Changhe Technology Co.,Ltd. Registration number: Y2021140000032 |
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Date of cancellation: 20221008 Granted publication date: 20200428 Pledgee: China Everbright Bank Taiyuan branch Pledgor: Shanxi Changhe Technology Co.,Ltd. Registration number: Y2021140000032 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
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Denomination of invention: A method of memory unit failure correction and memory Effective date of registration: 20230112 Granted publication date: 20200428 Pledgee: China Everbright Bank Taiyuan branch Pledgor: Shanxi Changhe Technology Co.,Ltd. Registration number: Y2023140000004 |
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Address after: 030000 room 707, block a, Gaoxin Guozhi building, No. 3, Dongyi second lane, Taiyuan Xuefu Park, Shanxi comprehensive reform demonstration zone, Taiyuan City, Shanxi Province Patentee after: Changhe Information Co.,Ltd. Address before: Room 707, block a, Gaoxin Guozhi building, No.3, Dongyi second lane, Taiyuan Xuefu Park, Taiyuan comprehensive reform demonstration zone, Shanxi Province 030000 Patentee before: Shanxi Changhe Technology Co.,Ltd. |
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| CP03 | Change of name, title or address | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20200428 Pledgee: China Everbright Bank Taiyuan branch Pledgor: Shanxi Changhe Technology Co.,Ltd. Registration number: Y2023140000004 |
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